[发明专利]一种用于CMOS图像传感器的SAR型ADC结构

说明书

本发明公开一种用于CMOS图像传感器的SAR型ADC结构，包括每列单独的列线采样模块和比较器模块，多列共用的DAC模块和SAR逻辑模块；每列的列级比较器模块一输入端连接各自的列采样模块的输出端，另一输入端连接多列共用的DAC模块的输出端，每列的列级比较器模块输出端连接多列共用的SAR逻辑模块，每列通过K次比较实现K位ADC转换；SAR逻辑模块的输出端为ADC结构的输出端。本发明实现了大面阵CMOS图像传感器的高速高精度模数转换，避免了SAR型ADC直接列级化的面积和功耗开销；降低了高精度模拟信号的噪声干扰。

技术领域

本发明涉及CMOS图像传感器，具体为一种用于CMOS图像传感器的SAR型ADC结构。

背景技术

CMOS图像传感器相比于CCD器件的显著优势是集成度高、功耗低、体积小、价格便宜等，因此，用用范围越来越广。CMOS可见光图像传感器处理系统依据其架构可划分为三种不同的类型：像元级处理系统、列级处理系统和芯片级处理系统。

像元级处理系统是每个像素单元或每几个像素单元共用一个读出电路，该结构的优点主要是并行处理，高信噪比，低功耗等。此外，这种结构对处理系统的速度要求最低，且传感器核与外围电路间的所有交换都是数字的，还可以通过积分过程中的处理来调整图像抓取和图像处理模式以适应不同的环境。然而像元级处理系统也存在很多不足，如填充因子低、版图复杂、对CMOS可见光图像传感器处理系统中的晶体管数和尺寸都有严格限制等。列级处理系统是利用芯片可以并行传输数据的优势，使图像传感器阵列中每列或每几列像素单元共用一个读出电路。由于像素阵列是逐行读取的，因此整行像素的信号同时读出到信号处理电路中，然后这一行像素内的信号再串行逐个传输到输出端。这种列级处理系统结构具有并行处理的很多优点，且对CMOS可见光图像传感器处理系统速度要求不高，所以降低了芯片功耗。与像元级处理系统结构相比，读出电路由像素单元内转移到像素单元阵列外，不仅提高了填充因子，还提高了图像传感器的光敏感度。虽然列级处理系统在芯片面积上仍存在一定的限制，但其垂直方向上的高自由度也使得列级处理系统实现起来相对灵活。相比以上两种架构，芯片级处理系统最为简单。在芯片级处理系统中，读出电路位于芯片信号串行传输通道的最末端，因此这种结构在面积上的限制较少，从而有较高的填充因子，且设计也较灵活。然而，在这种结构中，读出电路的运行速度成为整个芯片处理速度的瓶颈，这就必然提高了对读出电路速度的要求，从而增加了设计的复杂程度和芯片的功耗。

列级处理系统可认为是像元级处理系统与芯片级处理系统的折衷。这种结构每列或每几列像元共用列级读出电路，每次整行像元的信号同时读出到列读出电路中，读出电路并行对这一行像元的信号进行处理，下一周期再读入下一行像元的信号。这种半并行的操作方式，降低了对读出电路速度的要求，减小了设计难度，提高了数据读出速率。在版图设计时，只有纵向上受列宽限制，也较易设计。

在列级处理系统中，核心处理单元ADC一直是设计的难点和研究的热点，传统的设计技术主要是以单斜式结构为主，通过共用DAC产生斜坡信号，列级比较器完成全0到全1的比较，比较器的翻转点决定了当前列的数字码。但是，单斜式结构最大的缺点是，无法实现高精度和高速度的共赢，因为在该结构中，高精度会增长DAC的斜坡时间，这会降低系统的处理速度。

传统的列级单斜式ADC结构，主要包括列级比较器和锁存器，共用DAC斜坡和计数器，对于K位的转换精度，需要2^K个周期才能完成一次转换。而对于如图1所示的单列SAR型ADC结构而言，同样对于K位的转换精度，仅需要K个周期即可完成一次转换，速度可以得到大幅度提升。然而，SAR型ADC包含DAC、比较器、SAR逻辑等模块，如果全部集成到列级读出电路中，面积开销将是最大的问题。

发明内容

针对现有技术中存在的问题，本发明提供一种用于CMOS图像传感器的SAR型ADC结构，结构合理，设计巧妙，单列SAR型ADC电路简单、功耗低，噪声小。

本发明是通过以下技术方案来实现：