[发明专利]3D NAND检测结构及其形成方法

权利要求书

1.一种3D NAND检测结构的形成方法，其特征在于，包括：

提供半导体衬底，所述半导体衬底表面形成有堆叠结构和围绕所述堆叠结构的介质层，所述堆叠结构由牺牲层和隔离层交替堆叠而成，包括核心区域和围绕所述核心区域的阶梯区域，所述介质层覆盖所述堆叠结构；

形成贯穿所述核心区域至所述半导体衬底表面的共源极沟槽；

去除所述牺牲层，在所述隔离层之间形成开口；

形成填充满所述开口的控制栅极以及覆盖所述共源极沟槽侧壁与所述控制栅极连接的导电侧墙。

2.根据权利要求1所述的3D NAND检测结构的形成方法，其特征在于，所述控制栅极及导电侧墙的形成方法包括：在所述开口及所述共源极沟槽内壁表面沉积栅极材料，在所述开口内形成控制栅极，在所述共源极沟槽内壁表面形成栅极材料层；刻蚀去除位于所述共源极沟槽底部表面的栅极材料，形成覆盖所述共源极沟槽侧壁的导电侧墙。

3.根据权利要求1所述的3D NAND检测结构的形成方法，其特征在于，所述导电侧墙的厚度范围为5nm～50nm。

4.根据权利要求2所述的3D NAND检测结构的形成方法，其特征在于，刻蚀去除位于共源极沟槽底部表面的栅极材料的方法包括：采用湿法刻蚀工艺刻蚀所述共源极沟槽内壁表面的栅极材料层，然后采用各向异性干法刻蚀工艺进一步去除所述共源极沟槽底部残留的栅极材料。

5.根据权利要求4所述的3D NAND检测结构的形成方法，其特征在于，所述栅极材料为低氟钨。

6.根据权利要求5所述的3D NAND检测结构的形成方法，其特征在于，还包括在湿法刻蚀工艺刻蚀所述共源极沟槽内壁表面的栅极材料层之后，进行脱气处理，以去除所述栅极材料中的F。

7.根据权利要求1所述的3D NAND检测结构的形成方法，其特征在于，所述半导体衬底表面还形成有位于所述堆叠结构外围的外围电路，所述外围电路被所述介质层覆盖；所述3D NAND检测结构的形成方法还包括：同时形成贯穿所述介质层至外围电路接触区域的外围电路导电接触以及贯穿所述介质层至顶层控制栅极的控制栅极导电接触。

8.根据权利要求7所述的3D NAND检测结构的形成方法，其特征在于，所述堆叠结构内具有贯穿所述核心区域至半导体衬底的存储串；所述3D NAND检测结构的形成方法还包括：在所述导电侧墙表面形成绝缘侧墙，填充所述共源极沟槽形成共源极；形成覆盖所述介质层的层间介质层；在所述层间介质层内形成分别与所述外围电路导电接触、控制栅极导电接触、存储串和共源极接触的导电通孔，用于进行纳米探针测试。

9.一种3D NAND检测结构，其特征在于，包括：

半导体衬底，所述半导体衬底表面形成有存储堆叠结构和围绕所述存储堆叠结构的介质层，所述存储堆叠结构由控制栅极和隔离层交替堆叠而成，包括核心区域和围绕所述核心区域的阶梯区域，所述介质层覆盖所述存储堆叠结构；

贯穿所述核心区域至所述半导体衬底表面的共源极沟槽；

覆盖所述共源极沟槽侧壁与所述控制栅极连接的导电侧墙，所述导电侧墙用于将各层控制栅极短路连接。

10.根据权利要求9所述的3D NAND检测结构，其特征在于，所述导电侧墙的厚度范围为5nm～50nm。

11.根据权利要求9所述的3D NAND检测结构，其特征在于，所述半导体衬底表面还形成有位于所述存储堆叠结构外围的外围电路，所述外围电路被所述介质层覆盖；所述3D NAND检测结构还包括：贯穿所述介质层至外围电路接触区域的外围电路导电接触以及贯穿所述介质层至顶层控制栅极的控制栅极导电接触。

12.根据权利要求11所述的3D NAND检测结构，其特征在于，还包括：位于所述存储堆叠结构内贯穿所述核心区域至半导体衬底的存储串，位于所述导电侧墙表面的绝缘侧墙，位于所述绝缘侧墙表面且填满所述共源极沟槽的共源极，以及覆盖所述介质层的层间介质层；在所述层间介质层内存在分别与所述外围电路导电接触、控制栅极导电接触、存储串和共源极接触的导电通孔，用于进行纳米探针测试。