[发明专利]半导体结构及其形成方法

说明书

一种半导体结构及其形成方法，形成方法包括：提供基底，包括衬底以及位于衬底上多个分立的鳍部，所述基底包括相邻的器件区和单扩散断裂隔离区；形成横跨鳍部的多个分立的栅极结构，栅极结构覆盖器件区和单扩散断裂隔离区鳍部的部分顶部和部分侧壁；在器件区栅极结构两侧的鳍部内形成源漏掺杂区；形成源漏掺杂区后，在衬底上形成覆盖栅极结构侧壁的第一介质层；依次刻蚀单扩散断裂隔离区的栅极结构、位于栅极结构下方的鳍部和部分厚度的衬底，单扩散断裂隔离区的第一介质层、鳍部和剩余衬底围成沟槽；在沟槽中形成单扩散断裂隔离结构。通过先形成源漏掺杂区的方式，可提高沟槽的位置精准度，从而提高单扩散断裂隔离结构的隔离效果。

技术领域

本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术

在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小。为了适应特征尺寸的减小，MOSFET的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthresholdleakage)现象，即所谓的短沟道效应(short-channel effects，SCE)更容易发生。

因此，为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)。FinFET中，栅极结构至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极结构对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。

但是，随着半导体器件尺寸的不断缩小，鳍部的尺寸随之减小，从而造成器件电学性能和良率的下降。

发明内容

本发明解决的问题是提供一种半导体结构及其形成方法，提升半导体器件的电学性能和良率。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底以及位于衬底上多个分立的鳍部，所述鳍部的延伸方向为第一方向，垂直于第一方向的为第二方向，所述多个分立的鳍部在第一方向和第二方向呈矩阵排列，沿所述第一方向，所述基底包括相邻的器件区和单扩散断裂隔离区；形成横跨所述鳍部的多个分立的栅极结构，所述栅极结构覆盖所述器件区和单扩散断裂隔离区鳍部的部分顶部和部分侧壁；在所述器件区栅极结构两侧的鳍部内形成源漏掺杂区；形成所述源漏掺杂区后，在所述栅极结构露出的衬底上形成第一介质层，所述第一介质层覆盖所述栅极结构的侧壁；依次刻蚀所述单扩散断裂隔离区的栅极结构、以及位于所述栅极结构下方的鳍部和部分厚度的衬底，所述单扩散断裂隔离区的第一介质层、鳍部和剩余衬底围成沟槽；在所述沟槽中形成单扩散断裂隔离结构。

相应的，本发明还提供一种半导体结构，包括：基底，所述基底包括衬底以及位于衬底上多个分立的鳍部，所述鳍部的延伸方向为第一方向，垂直于第一方向的为第二方向，所述多个分立的鳍部在第一方向和第二方向呈矩阵排列，沿所述第一方向，所述基底包括相邻的器件区和单扩散断裂隔离；栅极结构，横跨所述器件区的鳍部且覆盖所述鳍部的部分顶部和部分侧壁；源漏掺杂区，位于所述器件区栅极结构两侧的鳍部内；第一介质层，位于所述栅极结构露出的衬底上，所述第一介质层露出所述栅极结构的顶部；沟槽，贯穿所述单扩散断裂隔离区的第一介质层和鳍部，并沿所述沟槽深度方向延伸至所述衬底的部分深度内；单扩散断裂隔离结构，位于所述沟槽内。

与现有技术相比，本发明的技术方案具有以下优点：