[发明专利]一种行分层译码结构的带宽优化方法和装置

说明书

本发明提供了一种行分层译码结构的带宽优化方法和装置，涉及计算机技术领域，所述方法包括：通过在每次迭代周期内，获得所述校验矩阵H的非零位置，其中，所述非零位置与码字比特具有对应关系；标记每个码字比特在最后一个有效行块的位置获得标记位置，其中所述标记位置表示该所述码字比特已经完成本次迭代的所有计算，为本次迭代过程中的最终结果；获得每个码字比特的最终结果后，跟上一码字比特的校验的最终结果进行运算后，最终获得本次迭代的所有码字比特的校验结果。达到了大幅度提高带宽性能的技术效果。

技术领域

本发明涉及计算机技术领域，尤其涉及一种行分层译码结构的带宽优化方法和装置。

背景技术

由于LDPC码Layered Min-Sum算法清晰的结构层次和优异的译码性能，因此，以此算法为基础的分层译码结构是被广泛应用的LDPC码译码器结构之一。

现有技术中的行分层结构中，迭代次数的增加会直接影响整个译码器的带宽性能。

发明内容

本发明实施例提供了一种行分层译码结构的带宽优化方法和装置，解决了现有技术中的行分层结构中，迭代次数的增加会直接影响整个译码器的带宽性能的技术问题，达到了大幅度提高带宽性能的技术效果。

鉴于上述问题，提出了本申请实施例以便提供一种行分层译码结构的带宽优化方法和装置。

第一方面，本发明提供了一种行分层译码结构的带宽优化方法，应用于LDPC码译码器结构，其中，所述LDPC码译码器包括行分层，且所述行分层的结构以LDPC码的校验矩阵H的行块作为分层的依据，所述方法包括：在每次迭代周期内，获得所述校验矩阵H的非零位置，其中，所述非零位置与码字比特具有对应关系；标记每个码字比特在最后一个有效行块的位置获得标记位置，其中所述标记位置表示该所述码字比特已经完成本次迭代的所有计算，为本次迭代过程中的最终结果；获得每个码字比特的最终结果后，跟上一码字比特的校验的最终结果进行运算后，最终获得本次迭代的所有码字比特的校验结果。

优选的，所述获得每个码字比特的最终结果后，跟上一码字比特的校验的最终结果进行运算后，还包括：所述获得每个码字比特的最终结果后，跟上一码字比特的校验的最终结果进行做异或运算并缓存。

优选的，所述方法还包括：根据校验结果确定所述译码是否成功。

优选的，所述方法还包括：当L个行块对应的L个寄存器的数值全部是0时，判定校验正确，译码成功。

优选的，所述方法还包括：当L个行块对应的L个寄存器的数值不全部是0时，判定校验不正确，译码不成功。

优选的，在所述判定校验不正确，译码不成功后，继续进行下一次迭代计算。

优选的，所述方法还包括：在每个码字比特的最后一个有效行块后面增加逻辑面积，所述逻辑面积用于并行计算L个行块对应的L个校验计算。

第二方面，本发明提供了一种行分层译码结构的带宽优化装置，所述装置包括：

第一获得单元，所述第一获得单元用于在每次迭代周期内，获得所述校验矩阵H的非零位置，其中，所述非零位置与码字比特具有对应关系；

第一标记单元，所述第一标记单元用于标记每个码字比特在最后一个有效行块的位置获得标记位置，其中所述标记位置表示该所述码字比特已经完成本次迭代的所有计算，为本次迭代过程中的最终结果；

第二获得单元，所述第二获得单元用于获得每个码字比特的最终结果后，跟上一码字比特的校验的最终结果进行运算后，最终获得本次迭代的所有码字比特的校验结果。

优选的，所述装置还包括：

第一缓存单元，所述第一缓存单元用于所述获得每个码字比特的最终结果后，跟上一码字比特的校验的最终结果进行做异或运算并缓存。