[发明专利]一种基于GPU的多元LDPC码高速并行译码器及其译码方法

说明书

本发明公开了一种基于GPU的多元LDPC码高速并行译码器及其译码方法，属于通信技术领域。本发明的译码方法分为三个阶段：初始化阶段、译码阶段和判决阶段。译码器的一次迭代译码只用一个内核函数来完成，大幅度减小线程块间的同步开销和内核函数的启动开销并降低全局内存的访问量，而且在不同的进制下设计不同的并行度来最大化硬件资源的利用率，提高译码吞吐量到百兆量级。本发明提供的访存方式充分利用GPU芯片上共享内存，大幅度减小对全局内存的访问，提高访存效率和访存带宽。

技术领域

本发明属于通信技术领域，涉及一种基于Graphics Processing Unit(GPU，图形处理器)的多元LDPC码高速译码器。

背景技术

Davey和Mackay在1998年对多元LDPC码的和积译码算法(Sum ProductAlgorithm,SPA)进行研究(参考文献[1]：M.C.Davey and D.J.C.MacKay,“Low-densityparity check codes over GF(q),”IEEE Communications Lett.,vol.2,no.6,pp.165-167,1998.)。当码长为中短码时，与二进制LDPC相比，多元LDPC码可以获得1dB左右的编码增益，但这是以更高的译码复杂度为代价的。在不损失译码性能的前提下，为了降低多元LDPC码的译码复杂度，Mackay和Davey于2000年提出了基于FFT的SPA译码算法，参见参考文献[2]：D.J.C.MacKay and M.C.Davey,“Evaluation of Gallager codes for shortblock length and high rate applications,”in Proc.IMA Workshop Codes,Syst.,Graphical Models,2001,pp.113-130，将译码复杂度从O(q²)降低到O(qlog₂q)(对单个行信息更新来说)。多元LDPC码以其优异的纠错性能，已经被深空通信标准(CCSDS)所采用。多元LDPC码属于线性分组码的范畴，可对其译码算法进行并行化的实现来提高译码吞吐量和降低译码延时。

近年来，GPU已经发展为具有大量并行资源的多核处理器，且基于CUDA C/C++开发。与现有的硬件译码器相比(FPGA，VLSI等)，基于GPU的译码器具有很高的灵活性和通用性，开发周期短，成本低。目前，相关专家和研究人员提出了一些基于GPU的多元LDPC码高速译码器，但均是采用多个内核函数(kernel)来完成一次迭代译码并且线程块的大小与进制相同。这样的设计方案会带来两大问题：1)大幅度提高线程块间的同步开销和内核函数的启动开销，并且增大了对全局内存的访问量(全局内存的访问带宽受限)；2)当进制较小时，片上资源的利用率会下降严重，不能充分发挥GPU的性能。

发明内容

本发明提出了一种基于GPU的多元LDPC码高速并行译码器和译码方法，一次迭代译码只用一个内核函数来完成，大幅度减小线程块间的同步开销和内核函数的启动开销并降低全局内存的访问量，而且在不同的进制下设计不同的并行度来最大化硬件资源的利用率。通过测试，本发明提出的基于GPU的多元LDPC码高速并行译码器的译码吞吐量可达百兆级(16进制)。整个译码过程可以分为三个阶段：初始化阶段、译码阶段和判决阶段。初始化阶段包括步骤1～步骤3，步骤4是译码阶段，步骤5是判决阶段，整个译码流程步骤如下：

步骤1：主机端存储空间初始化。

在主机端为接收到的信道信息向量、译码判决后的码字、分层信息向量、行信息向量、校验矩阵非零元素位置、校验矩阵非零元素值、FFT变换索引表格和边信息元素交织与解交织索引表格分配主机内存。

步骤2：GPU设备初始化。在GPU端配置全局内存空间，创建异步CUDA流。

在GPU设备端为译码判决后的码字、分层信息向量、行信息向量、边信息元素交织和解交织索引表格分配全局内存。