[发明专利]数据处理电路

权利要求书

1.一种数据处理电路，其特征在于，包括：

时钟输入端，被配置成接收时钟信号；

数据输出端，被配置成提供数据输出信号；

可调驱动器缓冲器，被配置成：

接收数据信号；并且

对所述数据信号应用驱动器强度值以便提供数据输出信号，其中，所述数据输出信号的电流电平基于所述驱动器强度值；以及

驱动器控制模块，包括：

时间对准模块，被配置成：

处理所述时钟信号和所述数据输出信号以便确定表示以下两项之间的时延的定时延迟信号：(i)所述时钟信号的转变；以及(ii)所述数据输出信号的转变；并且

基于所述定时延迟信号和目标延迟信号向所述可调驱动器缓冲器提供所述驱动器强度值，其中，所述驱动器强度值用于减小以下两项之差：(i)所述定时延迟信号；以及(ii)所述目标延迟信号。

2.根据权利要求1所述的数据处理电路，其特征在于，所述时间对准模块进一步包括逻辑块，所述逻辑块被配置成基于以下各项提供所述驱动器强度值：(i)所述定时延迟信号；(ii)所述目标延迟信号；以及(iii)表示所述驱动器强度值的正在使用的值的电流驱动器强度值。

3.根据权利要求2所述的数据处理电路，其特征在于，所述逻辑块被配置成将所述驱动器强度值提供为使得以下两项之差处于预定范围内：(i)所述驱动器强度值；以及(ii)所述电流驱动器强度值。

4.根据在前的任一项权利要求所述的数据处理电路，其特征在于，所述时间对准模块被配置成将所述驱动器强度值提供为使得所述驱动器强度值处于预定范围内。

5.根据在前的任一项权利要求所述的数据处理电路，其特征在于，所述时间对准模块被配置成将所述驱动器强度值确定为导致以下两项之差小于差阈值的最小值：(i)所述定时延迟信号；以及(ii)所述目标延迟信号。

6.根据在前的任一项权利要求所述的数据处理电路，其特征在于，所述驱动器控制模块进一步包括：

反馈缓冲器，所述反馈缓冲器被配置成对所述数据输出信号应用电压阈值电平以便提供表示所述数据输出信号的转变的反馈数据信号；并且

所述时间对准模块被配置成处理所述时钟信号和所述反馈数据信号以便确定所述定时延迟信号。

7.根据在前的任一项权利要求所述的数据处理电路，其特征在于，所述时间对准模块包括：

多个时延块，其中：

每个时延块都提供作为其输入信号的时延版本的输出信号；

第一时延块的输入端接收表示所述数据输出信号的转变的信号；

另外的时延块中的每一个的输入端连接至紧接着前一个时延块的输出端；并且

所述时延块的输出端提供所述定时延迟信号。

8.根据权利要求7所述的数据处理电路，其特征在于，所述多个时延块被包括为反馈环路的一部分，所述反馈环路被配置成适配所述多个时延块中的一个或多个的延迟参数，使得所述延迟参数与所述时钟信号的时钟周期具有固定关系。

9.根据权利要求8所述的数据处理电路，其特征在于，所述反馈环路被实现为延迟锁定环路并且包括DLL控制器，其中，所述DLL控制器被配置成处理(i)来自最后一个时延块的输出信号、(ii)所述时钟信号以及(iii)所述数据输出信号以便适配所述多个时延块中的所述一个或多个的所述延迟参数。

10.根据在前的任一项权利要求所述的数据处理电路，其特征在于，所述时间对准模块进一步包括输出多路复用器，所述输出多路复用器具有：第一MUX输入端；第二MUX输入端；以及MUX输出端，其中：

所述驱动器强度值被配置成被提供至所述第一MUX输入端；

固定驱动器强度值被提供至第二MUX输入端；并且

所述MUX输出端被配置成基于使能信号的状态对所述可调驱动器缓冲器应用：(i)所述驱动器强度值；或者(ii)所述固定驱动器强度值，其中，所述使能信号表示是否将基于所述定时延迟信号更新所述驱动器强度值。