[发明专利]高K/ZnO/低In组分InGaAs的MOS电容及制备方法

权利要求书

1.一种高K/ZnO/低In组分InGaAs的MOS电容，自下而上包括欧姆接触金属(1)、P型衬底(2)、P型GaAs缓冲层(3)、P型InGaAs沟道层(4)、高K氧化层(6)和金属栅电极(7)，其特征在于：

在P型InGaAs沟道层(4)与高K氧化层(6)之间，增设有ZnO钝化层(5)，用于减小界面缺陷态密度，改善器件电学特性；

所述高K氧化层(6)，使用Al₂O₃或ZrO₂氧化物，其厚度为5-10nm，用于提高击穿场强，减小栅极漏电。

2.根据权利要求1所述的电容，其特征在于：P型InGaAs沟道层(4)，其掺杂浓度为1×10¹⁷/cm³，厚度为15-30nm，用于提供有效载流子。

3.根据权利要求1所述的电容，其特征在于：P型衬底材料(2)采用GaAs或InP或GaSb。

4.根据权利要求1所述的电容，其特征在于：ZnO钝化层(5)厚度为1-5nm。

5.一种高K/ZnO/低In组分InGaAs的MOS电容制备方法，包括：

1)对包含P型衬底(2)、P型GaAs缓冲层(3)和P型InGaAs沟道层(4)的外延材料依次进行清洗和在干燥N₂气氛中烘干的预处理；

2)将预处理后的材料样品放入原子层淀积ALD室中，采用原子层淀积ALD工艺在其上表面淀积厚度为1-5nm的ZnO；

3)在淀积ZnO后的样品上表面采用原子层淀积ALD工艺淀积5-10nm的高K氧化层介质；

4)将淀积完高K氧化层介质的样品放入温度为400-500℃的退火炉中，在N₂气氛中进行后淀积退火1-2分钟；

5)在退火后的样品上表面采用物理气相淀积PVD工艺淀积厚度为50-150nm的栅电极TiN；

6)将淀积完栅电极TiN的样品放入电子束蒸发炉中，在其下表面采用电子束蒸发工艺淀积Ti/Pt/Au金属做欧姆接触；

7)将制作完欧姆接触的样品放入温度为300-500℃快速退火炉中，在5％的H₂和95％N₂的气氛中退火20-50min，完成MOS电容的制作。

6.根据权利要求5所述的方法，其中步骤1)中的P型InGaAs沟道层(4)使用

In_0.2Ga_0.8As或In_0.3Ga_0.7As外延材料。

7.根据权利要求5所述的制作MOS电容的方法，其中步骤2)中采用原子层淀积ALD工艺淀积ZnO，其工艺参数为：

前驱体为DEZn和H₂O；

温度为100-250℃。

8.根据权利要求5所述的方法，其中步骤3)中采用原子层淀积ALD工艺淀积的高K氧化层介质为Al₂O₃，其工艺参数为：

前驱体为TMA和H₂O；

Al₂O₃厚度为5-10nm；

温度为100-250℃。

9.根据权利要求5所述的方法，其中步骤3)中采用原子层淀积ALD工艺淀积的高K氧化层介质为ZrO₂，其工艺参数为：

前驱体为四二甲胺基钛和H₂O；

ZrO₂厚度为5-10nm；

温度为100-250℃。

10.根据权利要求5所述的方法，其中步骤6)中金属电极Ti/Pt/Au的厚度如下：

Ti的厚度为20-50nm；

Pt的厚度为20-50nm；

Au的厚度为150-300nm。