[发明专利]包括静电释放保护电路的半导体集成电路设备

说明书

一种半导体集成电路设备可以包括焊盘、第一电压保护单元和第二电压保护单元。第一电压保护单元可以与焊盘连接。第一电压保护单元可以被配置为当可以从焊盘施加具有负电平的测试电压时维持关断状态。第二电压保护单元可以连接在第一电压保护单元与接地端子之间。当可以从焊盘施加具有正电平的静电电压时，第二电压保护单元可以被导通。第二电压保护单元可以包括多个彼此串联连接的正栅极P沟道金属氧化物半导体(GPPMOS)晶体管。

相关申请的交叉引用

本申请要求于2017年5月31日提交的申请号为10-2017-0067643的韩国专利申请的优先权，其通过引用整体合并于此。

技术领域

各种实施例总体而言涉及一种半导体集成电路设备，更具体地，涉及一种包括静电释放保护电路的半导体集成电路设备。

背景技术

通常地，为了保护内部电路不受静电影响，半导体集成电路设备可以包括位于用于接收或发送外部信号、外部电压或地址的焊盘之间或者位于焊盘与内部电路之间的静电释放(ESD)保护电路。

半导体集成电路设备还可以包括测试焊盘，其被配置为接收测试电压或与测试探针直接接触。测试焊盘可以接收各种电压电平(诸如具有低电压电平的负电压、具有高电压电平的正电压等)，并且可以将这些电压提供给半导体集成电路设备的测试电路和内部电路。

然而，通常，额外的ESD保护电路不连接在测试焊盘与测试电路之间。因此，尽管ESD保护电路可以与测试焊盘电连接，但是可能很难区分正常高电压和静电电压。

即，在针对高电压的ESD保护电路中，可能需要设置高于正常高电压且低于静电电压的触发电压来操作ESD保护电路。此外，在ESD保护电路中，可能需要设置高于正常高电压的临界电压(即，可能产生闩锁效应的保持电压)。

发明内容

示例性实施例可以提供包括可容易被控制的ESD保护电路的半导体集成电路设备。

在一个实施例中，半导体集成电路设备可以包括焊盘、第一电压保护单元和第二电压保护单元。第一电压保护单元可以与焊盘连接。第一电压保护单元可以被配置为当从焊盘施加具有负电平的测试电压时维持关断状态。第二电压保护单元可以连接在第一电压保护单元与接地端子之间。当从焊盘施加具有正电平的静电电压时，第二电压保护单元可以被导通。第二电压保护单元可以包括多个彼此串联连接的正栅极P沟道金属氧化物半导体(GPPMOS)晶体管。

在一个实施例中，半导体集成电路设备可以包括ESD保护电路。ESD保护电路被配置为当从焊盘施加正常电压时被关断。ESD保护电路可以通过不小于正常电压的电压以及不大于正常电压的电压来驱动。ESD保护电路可以包括PN二极管、多个彼此串联连接的GPPMOS晶体管以及电压传输路径。当从焊盘施加的电压可以包括具有负电平的正常电压时，PN二极管可以被关断。当从焊盘施加的电压可以包括具有正电平的静电电压时，GPPMOS晶体管可以被驱动以去除静电电压。电压传输路径可以选择性地连接在GPPMOS晶体管之间的任意一个连接节点与接地端子之间。

在一个实施例中，半导体集成电路设备包括P型半导体衬底、N阱、多个栅极、源极/漏极以及二极管区域。N阱可以形成在P型半导体衬底中。栅极可以设置于N阱上。源极/漏极可以形成在每个栅极的两侧处的N阱中。源极/漏极可以包括重掺杂P型杂质。二极管区域可以形成在N阱中。栅极通常可以与源极连接以形成多个GPPMOS晶体管。GPPMOS晶体管可以彼此串联连接。二极管区域可以与焊盘电连接。二极管区域可以与GPPMOS晶体管的源极电接触。

根据示例性实施例，ESD保护电路可以被配置为相对于从焊盘施加的正电压和负电压的两个方向来执行ESD保护操作。

此外，用于去除正静电电压的第二电压保护单元可以包括串联连接的GPPMOS晶体管。因此，当可以设置触发电压时，无需考虑急回电压。