[发明专利]一种基于深度自编码器网络的电路结构可靠性预测方法

说明书

一种基于深度自编码器网络的电路结构可靠性预测方法，包括以下步骤：步骤1：网表解析及相关量的初始化，步骤2：创建电路的特征集；步骤3：基于基准电路集合采集对应特征集[TS,PF,AP]的数据集[ts,pf,ap]及其标签R所对应的数据r；步骤4：依据数据集[ts,pf,ap,r]的特点与规模，构建面向电路可靠性预测的DAN模型；步骤5：基于所选取的DAN模型，依据新输入的特征数据，实现对电路结构可靠性的快速预测。本发明提供一种兼顾可靠性和计算时空开销的基于深度自编码器网络的电路结构可靠性预测方法。

技术领域

本发明涉及集成电路结构可靠性的预测，具体来说是一种基于深度自编码器网络的电路结构可靠性预测方法。

背景技术

随着集成电路产品在各个领域的大规模应用，如航空、医疗与工业等，对其可靠性也提出了更高的要求。然而，随着半导体器件特征尺寸的不断缩小与集成度的不断提高，不确定性故障，如间歇性故障与瞬时故障等，对电路可靠性的影响就显得愈发明显。因此，提高电路的可靠性是一项非常重要的工作，它直接关系到人们生命财产的安全，而可靠性评估是提高电路可靠性的重要前提之一。

面对当前的超大规模集成电路，传统基于仿真建模的方法在计算复杂度上稍显不足。比如概率转移矩阵模型、概率门模型与贝叶斯网络方法等，它们往往在具有较高评估精度的同时也有着较大的计算时空开销，且要求评估对象为具体存在的实体。然而，面对当前新技术应用加快，产品更新换代加速的时代，需要有能够在产品构思阶段便可实现对电路可靠性进行快速评估的新方法技术。

发明内容

为了克服现有的电路结构可靠性预测方法的无法兼顾可靠性和计算时空开销的不足，本发明提供一种兼顾可靠性和计算时空开销的基于深度自编码器网络的电路结构可靠性预测方法。

本发明解决其技术问题所采用的技术方案是：

一种基于深度自编码器网络的电路结构可靠性预测方法，所述预测方法包括以下步骤：

步骤1：网表解析及相关量的初始化，过程如下：

1.1)解析网表，并生成电路的完整性链表LC；

1.2)在LC中标识电路的层级数Ts；

步骤2：创建电路的特征集；

步骤3：基于基准电路集合采集对应特征集[TS,PF,AP]的数据集[ts,pf,ap]及其标签R所对应的数据r；

步骤4：依据数据集[ts,pf,ap,r]的特点与规模，构建面向电路可靠性预测的DAN模型；

步骤5：基于所选取的DAN模型，依据新输入的特征数据，实现对电路结构可靠性的快速预测。

进一步，所述步骤2的过程如下：

2.1)依据电路结构，构建面向拓扑结构的电路特征TS＝{PIs,Ts,Gs,As,NAs,Os,NOs,Ns,XOs,XNOs,Bs,Fs,FOs}，其中，PIs指原始输入端数，Ts指层级数，Gs指门单元数，As指与门数，NAs指与非门数，Os指或门数，NOs指或非门数，Ns指非门数，XOs指异或门数，XNOs指同或门数，Bs指Buff数，Fs指扇出源数，FOs指扇出分支数；

2.2)基于当前工艺下器件的实际可靠性水平，构建面向过程性因子的电路特征PF，其取值pf＝{10^d|d＝-1,-2,…,-10}；

2.3)基于输入向量，构建面向应用环境的电路特征AP，其由随机生成的电路输入向量ap构成。

再进一步，所述步骤3的过程如下：