[发明专利]一种降采样率可调的自适应数字后台校准电路及方法

说明书

本发明涉及一种降采样率可调的自适应数字后台校准电路，包括采样保持电路；第一降采样器；低速高精度参考模数转换器，提供校准时所需的精确参考源；高速待校准模数转换器，是指需要采用校准电路处理的高速模数转换器；自适应数字滤波器；第二降采样器；降采样率调节器；减法器，将参考支路模数转换后数据与待校准支路模数转换后数据相减，完成待校准支路与参考支路的数值比较过程。本发明还公开了一种降采样率可调的自适应数字后台校准电路的校准方法。本发明将传统数字后台校准技术中恒定的降采样率改进为可随校准进程不断变化的可调降采样率，在校准中后期增大降采样率，即降低数字电路工作频率，从而降低数字电路功耗。

技术领域

本发明涉及数模混合集成电路设计技术领域，尤其是降采样率可调的自适应数字后台校准电路及方法。

背景技术

近年来，伴随着工艺特征尺寸的日益降低，数字电路的优势日益明显。数字后台校准技术通过将模拟电路的精度问题转换为数字信号处理电路的复杂度问题，成为实现高速高精度模数转换器的主流校准技术。

现有一种降采样率可调的自适应数字后台校准技术背景技术参考文件：《IEEETRANSACTIONS ON CIRCUITS AND SYSTEMS—I:REGULAR PAPERS》第51期《Least MeanSquare Adaptive Digital Background Calibration of Pipelined Analog-to-DigitalConverters》和《IEEE 2008Custom Intergrated Circuits Conference》的《BackgroundADC Calibration in Digital Domain》。该技术有以下不足：低速且高精度的参考模数转换器的降采样率固定，在校准后期校准值趋于稳定阶段，可以采用更大的降采样率来降低数字信号处理电路的工作频率，从而降低其功耗，即固定的降采样率使得数字处理电路存在功耗冗余。

发明内容

本发明的首要目的在于提供一种对于同样待校准的模数转换器，在精度和速度相同的情况下具有更低的功耗的降采样率可调的自适应数字后台校准电路。

为实现上述目的，本发明采用了以下技术方案：一种降采样率可调的自适应数字后台校准电路，包括：

采样保持电路，对模拟输入信号进行采样，并在后续模数转换期间保持采样信号不变；

第一降采样器，对送入参考支路的数据进行降采样处理，保证参考支路的低速高精度参考模数转换器能够正常工作；

低速高精度参考模数转换器，提供校准时所需的精确参考源；

高速待校准模数转换器，是指需要采用校准电路处理的高速模数转换器；

自适应数字滤波器，根据减法器输出的校准误差的值，按照自适应滤波算法，不断更新自适应数字滤波器的权重系数，最终使其输出值趋近于低速高精度参考模数转换器的输出值，完成校准的数值逼近过程；

第二降采样器，对待校准支路的高速数据进行降采样处理，且降采样率与参考支路降采样率一致，保证参考支路和待校准支路数据率一致；

降采样率调节器，根据减法器输出的校准误差来同时改变第一降采样器和第二降采样器的降采样率；

减法器，将参考支路模数转换后数据与待校准支路模数转换后数据相减，完成待校准支路与参考支路的数值比较过程；

模拟输入信号V_in先经过采样保持电路处理，再分别送入参考支路和待校准支路进行数模转换；

参考支路包括第一降采样器和低速高精度参考模数转换器，采样保持后的模拟输入信号先经过第一降采样器进行降采样处理，再送入低速高精度参考模数转换器进行模数转换，得到数字输出D_ref；