[发明专利]一种高清视频实时半透明叠加方法

说明书

一种高清视频实时半透明叠加方法，将FPGA内部的数字信号处理单元配置6个乘法器与3个加法器，6个乘法器分别用于单个像素路与其对应的乘法因子相乘，3个加法器用于3对对应像素路乘法结果相加，RGB三原色色域分离后，先进入乘法器，再进入加法器，最后通过二进制跳位，实现两路相同分辨率和刷新频率的高清视频信号实时半透明叠加。本发明实现了两路高清视频信号实时的实时半透明叠加，突破了叠加区域及字符的限定，叠加运算时间约为63纳秒。本发明不破坏原有视频流像素，将两路高清视频流进行半透明叠加，突破了叠加区域及字符的限定，灵活性更强。

技术领域

本发明属于视频图像处理技术领域，具体涉及一种高清视频实时半透明叠加方法。

背景技术

以OSD叠加技术为代表的同类视频叠加技术是在破坏原视频流像素构成的基础上在指定区域叠加有限字符。传统的视频叠加技术破环了原视频流像素，使被叠加部分几乎不可观测，并且叠加区域控制死板，叠加字符或图案有限。

发明内容

为克服现有技术中的问题，本发明的目的在于提供一种高清视频实时半透明叠加方法，该方法不破坏原有视频流像素，将两路高清视频流进行半透明叠加，突破了叠加区域及字符的限定，灵活性更强。

为实现上述目的，本发明采用如下的技术方案：

一种高清视频实时半透明叠加方法，包括以下步骤：

将FPGA内部的数字信号处理单元配置6个乘法器与3个加法器，6个乘法器分别用于单个像素路与其对应的乘法因子相乘，3个加法器用于3对对应像素路乘法结果相加；RGB三原色色域分离后，先进入乘法器，再进入加法器，最后通过二进制跳位，实现两路相同分辨率和刷新频率的高清视频信号实时半透明叠加。

本发明进一步的改进在于，通过色域分离将RGB三原色分别进行高速叠加运算。

本发明进一步的改进在于，通过二进制跳位的具体过程为，对于R2/G2/B2一路高清视频流，如果原像素流单色像素深度为a，乘以乘法因子2ⁿ后，像素深度变为a+n，二进制跳位的意思是直接舍弃加法器输出结果中的后n位数据，再次将单色像素深度变回a，其中，n为R2/G2/B2一路高清视频流的透明度控制因子。

本发明进一步的改进在于，通过二进制跳位的具体过程为，对于R1/G1/B1一路高清视频流，如果原像素流单色像素深度为a，乘以乘法因子2^m后，像素深度变为a+m，直接舍弃加法器输出结果中的后m位数据，再次将单色像素深度变回a，其中，m为R1/G1/B1一路高清视频流的透明度控制因子。

与现有技术相比，本发明具有的有益效果：通过在FPGA芯片内部集成的加法器与乘法器进行硬处理，采用DSP4E Slice和二进制跳位的方法，像素处理级数少，所以占用逻辑资源少，器件对应功耗也小。由于参考运算时钟选用的是高频高清视频像素时钟，所以叠加运算速度快。本发明实现了两路高清视频信号实时的实时半透明叠加，突破了叠加区域及字符的限定，叠加运算时间约为63纳秒。本发明不破坏原有视频流像素，将两路高清视频流进行半透明叠加，突破了叠加区域及字符的限定，灵活性更强，能够实时显示并叠加两路1600*1200@60hz高清视频流。

附图说明

图1为双路视频叠加逻辑示意图。

图中，R1/G1/B1和R2/G2/B2为两路高清视频流，m为R1/G1/B1一路高清视频流的透明度控制因子和n为R2/G2/B2一路高清视频流的透明度控制因子，叠加后形成一路半透明高清视频R/G/B。

具体实施方式

下面结合附图对本发明进行详细描述。