[发明专利]一种处理器流水线结构

权利要求书

1.一种处理器流水线结构，包括指令存储单元、取指单元、执行单元、访存单元和写回单元，其特征在于，所述取指单元的第一端与指令存储单元相连，第二端与执行单元的第一端相连；所述执行单元的第二端与写回单元的第一端相连，第三端与访存单元的第一端相连；所述访存单元的第二端与写回单元的第二端相连；

所述取指单元在一个时钟周期内从指令存储单元中取出一条指令；所述执行单元用于对取指单元输出的指令进行译码和执行，指令执行的结果通过所述写回单元写回寄存器组；

所述写回单元包括第一写回模块和第二写回模块；所述第一写回模块的第一端与执行单元的第二端相连，第二端与访存单元的第二端相连，第三端与第二写回模块的第一端相连；所述第二写回模块的第二端与执行单元的第四端相连；

所述第一写回模块用于仲裁经执行单元或访存单元输出的各长周期指令执行结果的写回顺序，使所述写回顺序与对应长周期指令的派遣顺序一致；所述第二写回模块用于仲裁经执行单元输出的单周期指令与第一写回模块输出的多周期指令执行结果的写回顺序，长周期指令具有更高的优先级。

2.如权利要求1所述的处理器流水线结构，其特征在于，所述取指单元包括第一程序计数器、第二程序计数器、PC生成模块、部分译码模块、分支预测模块和指令寄存器；

所述指令寄存器的第一端与指令存储单元的第一端相连，第二端与执行单元的第一端相连；所述部分译码模块的第一端与指令存储单元的第二端相连，第二端与分支预测模块的第一端相连，第三端与PC生成模块的第一端相连；所述分支预测模块的第二端与PC生成模块的第二端相连；所述PC生成模块的第三端与第一程序计数器的第一端相连，第四端与第一程序计数器的第二端相连，第五端与指令存储单元的第三端相连，第六端与执行单元的第三端相连；所述第一程序计数器的第三端与第二程序计数器的第一端相连；所述第二程序计数器的第二端与执行单元的第三端相连；

所述部分译码模块用于对从指令存储单元中取出的当前指令进行译码以判断该当前指令的类型是普通指令还是分支跳转指令，若为普通指令，部分译码模块直接将该当前指令发送给PC生成模块；所述PC生成模块根据当前指令和第一程序计数器发送的当前指令地址生成下一条待取指令的地址；

若为分支跳转指令，则部分译码模块将该当前指令发送给分支预测模块；所述分支预测模块通过静态预测获取该当前指令的跳转目标地址，PC生成模块根据分支预测模块得到的当前指令的跳转目标地址生成下一条待取指令的地址；

所述部分译码模块、分支预测模块和PC生成模块为组合逻辑结构，当前指令的译码、分支预测和下一条待取指令地址的生成均在同一时钟周期内完成。

3.如权利要求1或2所述的处理器流水线结构，其特征在于，所述执行单元包括译码模块、派遣模块、指令跟踪模块、单周期指令运算模块、长周期指令运算模块和交付模块；

所述译码模块的第一端与指令寄存器的第二端相连，第二端与第二程序计数器的第二端相连，第三端与派遣模块的第一端相连；所述派遣模块的第二端与指令跟踪模块的第一端相连，第三端与单周期指令运算模块的第一端相连，第四端与长周期指令运算模块的第一端相连，第五端与访存单元的第一端相连；所述长周期指令运算模块的第二端与第一写回模块的第一端相连；所述指令跟踪模块的第二端与第一写回模块的第二端相连；所述单周期指令运算模块的第二端与第二写回模块的第二端相连，第三端与访存单元的第二端相连，第四端与交付模块的第一端相连；所述交付模块的第二端与第二写回模块的第三端相连，第三端与PC生成模块的第六端相连；

所述指令跟踪模块用于存储已经被派遣出去且尚未写回的长周期指令信息，所述派遣模块在进行指令派遣时，将当前派遣指令的信息与指令跟踪模块中存储的各个长周期指令信息进行比对，以判断当前指令是否与已经被派遣出且尚未写回的长周期指令产生数据相关性，若否，则正常派遣；若是，则暂停派遣，直到相关长周期指令执行完毕解除数据相关性之后才继续进行派遣。