[发明专利]一种CSRAA编码电路及编码器

说明书

本发明提供一种CSRAA编码电路及编码器，包括与门电路、异或门电路、多路分配器、寄存器、数据选择器以及多路控制模块，寄存器设置在多路分配器和数据选择器之间，通过多路控制模块在每次计算中先后分别向数据选择器和多路分配器输出相应的控制信号，使得数据选择器将寄存器中的相应存储位的数据读取出来，并作为与输入数值进行异或运算的一个输入，并将运算后的结果存储在寄存器中的相应存储位中，而控制信号是生成矩阵中与信息序列中各数值进行相乘运算的行中1的所在位置的计数值，这样，在信息序列个数值进行运算后，寄存器中存储的即为CSRAA编码电路的编码序列。该编码电路中，减少了寄存器的使用数量，并大大减少了与门电路及异或门电路的数量，结构简单，降低编码电路的复杂度。

技术领域

本发明涉及LDPC编码器领域，尤其涉及一种CSRAA编码电路及编码器。

背景技术

LDPC(Low Density Parity Check Code，低密度奇偶校验码)是一种纠错能力接近香农极限的线性分组码，广泛应用于纠错编码领域，由于其准循环的特性，可以通过CSRRA(Cyclic Shift-Register-Adder-Accumulator，循环移位-寄存器-加法器-累加器)电路来实现。

在现有的CSRRA电路结构中，参考图1所示，通常包括反馈移位寄存器B以及寄存器A、与门、异或门，这些寄存器的位数与计算中用到的生成矩阵的行或列的位数相同，也就是编码的码长，反馈移位寄存器B用于通过移位依次存放循环置换矩阵中的一条数据，一条数据可以为行或列数据，寄存器B用于存放输入信号与分别经过与门和异或门计算之后的编码数据。在该结构中，反馈移位寄存器B的每一位连接与门和异或门，当需要编码的LDPC码长很长的时候，需要的寄存器、与门和异或门的数量将非常巨大，使得编码器的电路非常复杂。

发明内容

有鉴于此，本发明的目的在于提供一种CSRAA编码电路及编码器，结构简单，降低编码电路的复杂度。

为实现上述目的，本发明有如下技术方案：

一种CSRAA编码电路，包括与门电路、异或门电路、多路分配器、寄存器、数据选择器以及多路控制模块；

所述与门电路的一个输入端连接信号输入端，另一个输入端置1；

所述异或门电路的一个输入端连接所述与门电路的输出端，另一个输入端连接所述数据选择器的输出端；

所述多路分配器的各输出端分别对应连接至所述寄存器的各存储位；

所述寄存器的各存储位分别连接至所述数据选择器的输入端；

当所述信号输入端依次输入信息序列时，所述多路控制模块用于先后分别向所述数据选择器和所述多路分配器输出一个相应的控制信号，所述控制信号为生成矩阵中与信息序列中各数值进行相乘运算的行中1的所在位置的计数值，所述生成矩阵为循环置换矩阵，以使得每次输入所述信息序列中的一数值后，所述数据选择器先输出所述寄存器中与所述一数值相对应的计数值所在存储位的数据，并在所述存储位的数据通过所述异或门电路进行异或运算后，所述多路分配器将所述异或运算的结果写入所述寄存器中与所述一数值相对应的计数值所在存储位中。

可选地，还包括加法器，所述控制信号由所述加法器产生，当所述信号输入端依次输入信息序列时，所述加法器从初始值开始，依次输出加一后的控制信号，且输出的数值范围与所述计数值的范围匹配，所述初始值为生成矩阵中与信息序列中首个数值进行相乘运算的行中1的所在位置的计数值。

可选地，所述加法器从存储单元中获取所述初始值。

可选地，所述存储单元为ROM。