[发明专利]一种通用的准循环LDPC码编码器的FPGA实现方法及装置

说明书

本发明公开了一种通用的准循环LDPC码编码器的FPGA实现方法及装置，本发明通过生成矩阵非单位阵部分的循环块个数、循环块的维度、码长、码率、系统时钟及编码速率的要求折中定量计算，求得部分并行编码模块并行度的方法。该方法不仅具有计算以及配置通用性，也可以在编码速率与消耗的资源数量取得较好的折中，从而克服了串行输入编码器的编码速率过慢，全并行输入的编码电路消耗的硬件资源过多，不利于资源的合理利用，两步编码电路的逻辑连接复杂的问题。

技术领域

本发明涉及通信技术领域，尤其涉及一种通用的准循环LDPC码编码器的FPGA实现方法及装置。

背景技术

在目前各种信道编码方案中，低密度奇偶校验码LDPC(low-density paritycheck codes)是最有前景、而且最接近香农限的信道编码方式之一。LDPC码是Gallager于1962提出的，但是它在接下来的35年并没有得到太多的关注。直到1981年的时候，Tanner将LDPC码用一个图形表示，这个图形被人们称为Tanner图。在19世纪90年代，LDPC码最终被Mackay，Luby和其他学者重新发现，并做了相关方向的研究。Mackay把LDPC码的奇偶校验矩阵用Tanner图表示，并发现基于置信传播迭代译码(BP)的LDPC码是一类性能接近香农极限的信道编码，而且其译码复杂度不随着码长的增加而加大。这些重新发现让大量的学者开始关注LDPC码并进行相关领域的研究。目前，国际上对于LDPC码的理论研究已经取得了重要的进展，而且已经浸入工程应用和超大规模集成电路的实现阶段。

对于LDPC码的编码实现方法，主要有传统编码方法、RU编码方法、基于移位寄存器的编码方法等。传统编码方法编码复杂度与码长的平方成正比，在硬件实现时一般不考虑此方法。RU编码方法编码时间与码长成线性关系，但是变换后的奇偶校验矩阵不是稀疏的，会增加存储空间及硬件实现的复杂度。对于基于移位寄存器的编码方法，一般分为串行编码方法、并行编码方法和部分并行编码方法，此方法主要工作是移位寄存器、寄存器及存储器等的设计与配置。串行输入编码电路硬件实现复杂度与校验比特位数成正比，编码时钟消耗与信息比特位数成正比，难以胜任高信息速率的情况。并行输入编码电路，消耗的寄存器等硬件资源远远大于串行输入编码电路，不利于资源的合理利用。两级编码电路，它触发器资源消耗较多，逻辑资源消耗较少，但逻辑连接复杂。因此，如何在需要的编码速率、硬件资源消耗及硬件实现复杂度之间设计一个折中的实现方案，提供一种通用的准循环编码设计架构具有重要的工程意义。

发明内容

鉴于上述的分析，本发明旨在提供一种通用的准循环LDPC码编码器的FPGA实现方法及装置，用以完全或者至少部分地解决上述问题。

为解决上述问题，本发明主要是通过以下技术方案实现的：

本发明提供了一种通用的准循环LDPC码编码器的FPGA实现方法，应用于准循环LDPC码编码，其特征在于，包括：

步骤一、计算准循环LDPC码奇偶校验矩阵对应的系统型生成矩阵，求得生成矩阵非单位阵部分B，LDPC码编码为code＝m·G＝m·(I|B)＝(m|m·B)，其中，code为编码后的码字序列，m为输入的信息序列，I为单位阵，B为生成矩阵中的非单位阵部分；

步骤二、根据生成矩阵非单位阵部分B的循环子块个数t×c、循环子块的维度b×b、码长n、码率R、系统时钟clk及编码速率speed要求折中设置并行度；

步骤三、根据所述并行度，将生成矩阵非单位阵部分的循环子块对应块的第一行按照行的次序分别存储到对应的num个存储器中，每个存储器的宽度为c×b、深度为

步骤四、对num×c个寄存器、num×c个移位寄存器进行复位操作，根据设置的并行度，将接收到的信息序列m等分成num份；