[发明专利]一种减小死区时间的栅驱动电路

权利要求书

1.一种减小死区时间的栅驱动电路，用于驱动目标晶体管(M_SH)，其特征在于，包括第一电压检测模块、第二电压检测模块、逻辑模块、驱动模块和驱动电阻(R_g)，

所述第一电压检测模块包括第一电压比较器(Comp1)、第一电阻(R₁)、第一电流源(I₁)和第一NDMOS管(MN₁)，第一NDMOS管(MN₁)的栅极连接电源电压(V_DD)，其漏极作为所述第一电压检测模块的第一输入端并连接所述目标晶体管(M_SH)的漏极，其源极连接第一电压比较器(Comp1)的同相输入端；第一电流源(I₁)的正向端连接电源电压(V_DD)，其负向端连接第一电压比较器(Comp1)的反相输入端和第一电阻(R₁)的一端，第一电阻(R₁)的另一端作为所述第一电压检测模块的第二输入端并连接所述目标晶体管(M_SH)的源极；第一电压比较器(Comp1)的输出端作为所述第一电压检测模块的输出端；

所述第二电压检测模块包括第二电压比较器(Comp2)、第二电阻(R₂)、第二电流源(I₂)和第二NDMOS管(MN₂)，第二NDMOS管(MN₂)的栅极连接电源电压(V_DD)，其漏极作为所述第二电压检测模块的第一输入端并连接所述目标晶体管(M_SH)的漏极，其源极连接第二电阻(R₂)的一端；第二电压比较器(Comp2)的同相输入端连接第二电阻(R₂)的另一端和第二电流源(I₂)的负向端，其反相输入端作为所述第二电压检测模块的第二输入端并连接所述目标晶体管(M_SH)的源极，其输出端作为所述第二电压检测模块的输出端；第二电流源(I₂)的正向端连接电源电压(V_DD)；

所述逻辑模块包括第一触发器、第二触发器、第一反相器(G₁)、第二反相器(G₂)、第一或门(G₃)、第一与门(G₄)、第二与门(G₅)、延时模块和单稳态触发模块，

第一触发器的数据输入端连接电源电压(V_DD)，其时钟输入端连接所述第二电压检测模块的输出端，其复位端连接第一输入信号(INL)，其输出端Q连接单稳态触发模块的输入端；

第二触发器的数据输入端连接电源电压(V_DD)，其时钟输入端连接所述第一电压检测模块的输出端，其复位端连接第一输入信号(INL)，其输出端Q非连接延时模块的输入端和第二与门(G₅)的第一输入端；

第二与门(G₅)的第二输入端连接延时模块的输出端，其输出端连接第一与门(G4)的第一输入端；

第一反相器(G₁)的输入端连接单稳态触发模块的输出端，其输出端连接第二反相器(G₂)的输入端；

第一或门(G₃)的第一输入端连接第二反相器(G₂)的输出端，其第二输入端连接第二输入信号(INH)，其输出端连接第一与门(G4)的第二输入端；

所述驱动模块的输入端连接第一与门(G4)的输出端，其输出端连接所述驱动电阻(R_g)的一端，所述驱动电阻(R_g)的另一端作为所述栅驱动电路的输出端连接所述目标晶体管(M_SH)的栅极。

2.根据权利要求1所述的减小死区时间的栅驱动电路，其特征在于，所述第一触发器和第二触发器为D触发器。