[发明专利]一种非易失性铁电随机存储器及制备工艺

说明书

本发明涉及一种非易失性铁电随机存储器及制备工艺，由于通孔填充时形成的表面不平坦，将该层结构与基底层的空间设计结合起来，将铁电电容集成在离通孔较远的金属上，一方面避免通孔表面附近不平坦给铁电电容带来的性能损伤，另一方面又可实现高密度的存储单元设计，该工艺制备的铁电随机存储器，其存储密度高、与CMOS工艺线完全兼容，工艺流程简单，以及在铁电电容集成前不需要平坦化工艺。

技术领域

本发明属于集成电路工艺技术领域，涉及新型存储器的集成工艺领域，具体为一种基于CMOS后端工艺铁电电容集成的非易失性铁电随机存储器(FRAM)的制备工艺。

背景技术

FRAM被称为下一代存储器技术中非常有应用前景的存储器之一。它是将铁电电容(包括底电极、铁电薄膜材料和顶电极)集成于互补氧化物金属半导体(CMOS)中，通过定义铁电电容电滞回线上正负极化电荷值为数据“0”和“1”来实现存储功能，参考图1。FRAM同时具备RAM(随机存储器)和ROM(只读存储器)的特点，具有非易失性、低功耗、耐疲劳、读写速度快及抗辐射等优点，已实现了在RFID、智能电表、气表、水表、电梯、ATM机、PLC控制和医疗设备等领域的商业应用。

相比于传统易失性存储器和其他非易失性技术，FRAM显示了明显的优势，但目前FRAM在存储器市场仍占据较小的份额。这主要是因为FRAM的制造技术的限制，其中包括较低的存储密度，较高的制造成本以及较难实现嵌入式集成。这些限制主要来源于铁电电容的集成技术。铁电电容的底、顶电极主要是Pt、Ir、IrO₂和SrRO₃等难刻蚀的金属，铁电薄膜材料主要是锆钛酸铅(PZT)系列(包括掺杂和无掺杂)。在制备过程中，由于铁电薄膜和电极材料与CMOS工艺线的交叉污染，必须采用阻挡层技术和多层顶电极的技术以降低该效应。增加了工艺复杂性和制造成本，且难以实现高密度集成。另外，PZT的退火温度较高，易对金属氧化物半导体场效应晶体管(MOSFET)以及金属连线造成有害的影响，将其嵌入到FRAM工艺模块中需要降低制备温度，然而低温制备的PZT薄膜性能将出现明显的衰退。

为简化现有FRAM的工艺流程、降低制造成本，增加存储密度，将铁电电容集成到CMOS后端工艺上有望解决以上问题。但是，目前实现商业化应用的铁电薄膜PZT、SBT薄膜的结晶温度均较高(600℃)，在与CMOS后端工艺集成过程中，较大的热预算会对晶体管工作特性产生影响，此外，采用传统的铁电薄膜材料将不可避免地引入金属平坦化技术、多层金属电极技术、阻挡层技术等，无法满足目前制造成本逐渐降低的趋势。因此寻找一种可实现低温退火结晶(≤450℃)、性能良好的铁电薄膜材料是进一步优化电容型铁电存储器工艺和性能的突破口之一。

与此同时，增加存储密度意味着降低存储单元的尺寸，然而随着尺寸不断降低，在铁电电容嵌入式集成工艺中，由于通孔填充后的表面粗糙度较大，继而生长的铁电电容性能损伤问题不可忽视。目前已有的技术提出在铁电电容的制备前采用化学机械抛光，实现纳米级的表面粗糙度。但是工艺较为繁杂，且金属通孔与介电层在铁电薄膜退火中热膨胀系数不同将导致铁电电容热预算不均匀，降低薄膜性能均一性和稳定性。

因此，为实现与CMOS工艺线完全兼容，简化工艺流程、优化空间结构设计为进一步发展低制造成本、高密度FRAM的制备方法，具有重要的研究意义和广泛的应用价值。

发明内容

本发明的目的在于提出一种非易失性铁电随机存储器及制备工艺，该工艺制备的铁电随机存储器，其存储密度高、与CMOS工艺线完全兼容，工艺流程简单，以及在铁电电容集成前不需要平坦化工艺。

本发明的技术方案如下：

一种非易失性铁电随机存储器的制备工艺，具体步骤为：

步骤一：根据传统的CMOS工艺流程完成器件的源、漏、栅极制备，以及多层通孔、层间介质、多层金属的沉积和刻蚀的形成，直至最后一层金属布线形成之前；

步骤二：制备铁电电容的金属下电极；