[发明专利]半导体存储装置以及半导体存储装置的读出方法

说明书

本发明提供一种抑制电路规模和消耗电流的增大，且读出电压的余量更大的半导体存储装置以及半导体存储装置的读出方法。包含：第一位线(GBL)；第二位线(BL)，经由第一开关(26)与第一位线(GBL)连接；电荷传输部，上述电荷传输部包含与第二位线(BL)连接并且保持来自储存有数据的存储部(70)的读出电压的第一保持部(74)和与第一位线(GBL)连接并且保持由于与第一保持部(74)之间的电荷传输而产生的电压的第二保持部(78)，并经由第一位线(GBL)在第一保持部(74)和第二保持部(78)之间传输电荷；以及比较部(40)，对第二保持部(78)所保持的电压和基准电压(Vref)进行比较。

技术领域

本发明涉及半导体存储装置以及半导体存储装置的读出方法，特别是涉及使用了铁电体的非易失性存储器的半导体存储装置以及半导体存储装置的读出方法。

背景技术

铁电体存储器是指使因铁电体的迟滞(滞后效应)引起的正负的剩余极化(自发极化)对应于数据“1”和“0”的非易失性存储器。作为公开了铁电体存储器的文献，例如已知有专利文献1。专利文献1所公开的数据存储装置如专利文献1的图4所示的那样，是具有连接在板线与位线之间的存储单元的数据存储装置，其具有控制电路，若在将位线设定为第一电位，板线的电位从第一电位迁移至第二电位期间，位线的电位上升，则在该期间，上述控制电路使位线的电位返回到第一电位。在专利文献1中，由于根据这样的结构的铁电体存储器，能够可靠地读出存储单元所存储的电荷，所以能够实现可靠性高的读出动作。

专利文献1：日本专利第4550094号

然而，在半导体存储装置(存储器)中，每单位面积的存储电容的增大，即集成度的提高始终是课题。在铁电体存储器中也不例外，但存在在缩小了铁电体存储器的存储元件亦即铁电体电容器的尺寸，或使用了较低的电源电压，或集成了多个存储单元的情况下，从铁电体电容器读出的电荷量降低，与存储单元连接的读出放大器中的读出余量降低的问题。换句话说，在铁电体存储器中，即使在小尺寸的铁电体电容器、低电压、大电容阵列中也希望确保读出余量。

在这里，对铁电体存储器的读出电路进行说明。在专利文献1的图1中，公开了铁电体存储器的基本结构(以下，称为“第一现有技术所涉及的铁电体存储器”)。第一现有技术所涉及的铁电体存储器的单元由一个N沟道MOS晶体管14和一个铁电体电容器(capacitor)CF构成。而且，该铁电体电容器CF通过采用相反方向的极化状态，非易失性地保持1或者0的数字信息。

在第一现有技术所涉及的铁电体存储器中，将包含通过字线(WL)和板线(CP)选择出的铁电体电容器CF的存储单元的数据读出到位线(BL)，并通过读出放大器对读出的位线电压和参照电位(Vref)进行比较，从而读取存储单元所储存的0/1的信息。此时，能够根据以下所示的(式1)求出被读出到位线的电压(以下，称为“位线读出电压”)Vbl的大小。

其中，Cbl是位线寄生电容(以下，称为“位线电容”)，Cf是铁电体电容器CF的有效电容，Vpl是板线电压。

即，位线读出电压Vbl由铁电体电容器CF的电容Cf和位线电容Cbl的分压来决定。由于铁电体电容器CF的电容Cf会因铁电体电容器CF的保持数据而变化，所以位线中产生与保持数据的0/1相应的电压。通过利用读出放大器对位线读出电压Vbl与参照电位Vref进行比较并放大来进行铁电体存储器的读出。

根据(式1)可知，若板线电压Vpl降低，则被读出到位线的电压(位线读出电压Vbl)降低。另外，由于若铁电体电容器CF的尺寸变小则电容Cf变小，所以同样地位线读出电压Vbl降低。进一步，在位线电容Cbl增大的情况下，位线读出电压Vbl也降低。若想要使铁电体存储器成为低电压、小型、大电容，则必然会降低板线电压Vpl，减小铁电体电容器CF的尺寸，并增大位线电容Cbl，所以存在位线读出电压Vbl降低，读出放大器中的读出余量降低的问题。