[发明专利]一种测试码生成电路

说明书

本发明提供了一种测试码生成电路，属于集成电路技术领域。所述测试码生成电路用于SOC芯片测试，包括N位计数器、M位移位寄存器、测试模式锁定单元、密钥判断锁定单元和输出选择单元；其中，进入测试的辅助信号包括复位信号、第一引脚信号、第二引脚信号、第三引脚信号和加电复位信号，测试码最高位或复位信号作为测试码的输出条件。在输出测试码的同时，芯片系统依然可以处于复位状态，也可以处于不复位状态，增加芯片系统测试的可靠性。

技术领域

本发明涉及集成电路技术领域，特别涉及一种测试码生成电路。

背景技术

随着智能可穿戴设备、智能硬件的普及以及物联网的兴起，SOC芯片在消费电子、工业控制、医疗设备以及人工智能等领域得到了广泛应用，随之而来的是SOC芯片越来越多的集成了不同IP核，包括数字IP和模拟IP，导致对SOC芯片的测试提出了越来越高的要求。

现有对SOC芯片的测试方法主要有以下两类：一、SOC芯片的测试通常采用芯片的引脚进行测试使能、测试模式的选择、以及功能模块的信号控制。二、采用芯片的引脚来测试使能，再使用芯片的普通引脚作为时钟与数据输入，来选择测试模式。

采用现有的第一类测试方法，会有以下缺点：首先，其安全性得不到保证。譬如，有可能导致客户无意将测试引脚加入信号，进行测试模式，发生不可逆转错误，如对SRAM，或Flash发生操作，从而导致程序执行错误。其次，测试不同模块的功能，都需要从芯片不同外部引脚打入信号，需要分析与连接信号，非常繁琐。最后，由于集成的功能模块越来越多，越来越复杂，导致测试需要的管脚数越来越多，其增加了测试的复杂性。

采用现有的第二类测试方法，会有以下缺点：首先，其安全性得不到保证，没有多位的密钥判断单元。其次，没有其它信号的辅助控制，不能保证其可靠性。第三，不能在测试模式与正常的工作模式之间自由切换，不能连续进行测试。最后，不能测试外部系统复位信号。

发明内容

本发明的目的在于提供一种测试码生成电路，以解决现有的测试电路和方法存在安全性能差、可靠性低的问题。

为解决上述技术问题，本发明提供一种测试码生成电路，用于SOC芯片测试。所述测试码生成电路N位计数器、M位移位寄存器、测试模式锁定单元、密钥判断锁定单元和输出选择单元；其中，进入测试的辅助信号包括复位信号、第一引脚信号、第二引脚信号、第三引脚信号和加电复位信号，测试码最高位或复位信号作为测试码的输出条件。

可选的，所述复位信号在低电平时有效，所述第一引脚信号用于屏蔽复位信号，所述第二引脚信号用于生成测试码的数据输入，所述第三引脚信号用于生成测试码的时钟输入，所述加电复位信号用于芯片内部的加电复位。

可选的，所述N位计数器中，时钟为所述第三引脚信号输入，所述复位信号为低电平复位。

可选的，所述M位移位寄存器中，时钟为所述第三引脚信号输入，所述复位信号为低电平复位。

可选的，所述密钥判断锁定单元用于判断所述M位移位寄存器的值是否与密钥匹配，包括比较判断模块和锁定模块。

可选的，所述测试模式锁定单元用于锁定测试码。

可选的，所述输出选择单元用于控制输出测试模式。

在本发明中提供了一种测试码生成电路，用于SOC芯片测试，其包括N位计数器、M位移位寄存器、测试模式锁定单元、密钥判断锁定单元和输出选择单元；其中，进入测试的辅助信号包括复位信号、第一引脚信号、第二引脚信号、第三引脚信号和加电复位信号，测试码最高位或复位信号作为测试码的输出条件。在输出测试码的同时，芯片系统依然可以处于复位状态，也可以处于不复位状态，增加芯片系统测试的可靠性。

具体实施方式