[发明专利]用于测量电路的物理单元中的等待时间的方法、装置和系统

权利要求书

1.一种用于计算系统的装置，包括：

物理层单元PHY，所述PHY用于耦合到串行链路，所述PHY包括：

接收机块，用于处理将经由所述串行链路接收的数据，所述接收机块包括：

差分接收机，所述差分接收机具有差分输入和串行输出的对，所述差分输入用于耦合到所述串行链路；

时钟恢复电路，所述时钟恢复电路具有用于接收时钟信号的第一输入和耦合到所述差分接收机的输出的第二输入，并且所述时钟恢复电路具有包括经恢复的位时钟的输出；

数据恢复电路，所述数据恢复电路具有耦合到所述差分接收机的串行输出的第一输入、所述经恢复的位时钟被接收所在的第二输入以及串行输出；

串行-并行转换器，所述串行-并行转换器具有耦合到所述数据恢复电路的串行输出的第一输入、所述经恢复的位时钟被接收所在的第二输入、具有10位宽度的并行输出以及码元时钟输出；

检测电路，所述检测电路接收所述码元时钟输出，并且输出接收机有效(RxValid)信号和经恢复的码元时钟；

弹性缓冲器，所述弹性缓冲器用于存储多个条目，并且具有带有10位宽度的、耦合到所述串行-并行转换器的并行输出的并行输入、所述经恢复的码元时钟被接收所在的输入，并且所述弹性缓冲器具有并行输出，并且输出缓冲器溢出/下溢信号；

解码器，所述解码器具有耦合到所述弹性缓冲器的并行输出的并行输入、第二时钟信号被接收所在的输入，所述解码器具有8位并行输出，并且输出错误信号；以及

用于结合传入条目存储到所述弹性缓冲器中而存储对应于所述弹性缓冲器的深度的值的装置。

2.如权利要求1所述的装置，进一步包括：

介质访问控制单元MAC；

PHY-MAC接口；以及

用于通过所述PHY-MAC接口将关于所述弹性缓冲器的深度的信息转发到所述MAC的装置。

3.如权利要求1所述的装置，进一步包括：

位宽度逻辑，用于生成期望宽度的并行数据分组，所述位宽度逻辑具有耦合到所述解码器的输出的输入，并且具有所述第二时钟信号被接收所在的第一时钟输入以及并行时钟(PCLK)信号被接收所在的第二时钟输入。

4.如权利要求3所述的装置，其中，所述位宽度逻辑能配置用于生成具有8位、16位或32位宽度的并行数据分组。

5.如权利要求1所述的装置，其中，所述装置兼容用于PCI快速、SATA和USB架构(PIPE)规范的PHY接口。

6.如权利要求1所述的装置，其中，所述装置包括精确时间测量(PTM)逻辑。

7.如权利要求1所述的装置，其中，所述解码器包括具有10位并行输入和8位并行输出的8b/10b解码器。

8.如权利要求1所述的装置，其中，所述解码器包括具有130位并行输入和128位并行输出的128b/130b解码器。