[发明专利]一种具有冗余结构的读电路

说明书

本发明公开了一种具有冗余结构的读电路，包括第一灵敏放大器、第二灵敏放大器、第三灵敏放大器、第一磁隧道结MTJ1、第二磁隧道结MTJ2、第一晶体管T1、第二晶体管T2和表决电路；三个灵敏放大器的输入端均与存储器的片选信号端连接，三个灵敏放大器的左右分支均分别通过第一磁隧道结MTJ1和第二磁隧道结MTJ2后与第一晶体管T1和第二晶体管T2后接地，三个灵敏放大器的输出端与表决电路的输入端连接；其效果是：通过使用多个灵敏放大器进行电流读取并共用磁隧道结，即使某个灵敏放大器读取错误，通过表决电路后，错误的数据可以被屏蔽掉，从而达到降低读错率、使读取数据更加准确的目的。

技术领域

本发明属于存储器电路技术领域，具体涉及到一种具有冗余结构的读电路。

背景技术

目前，一般的寄存器或随机存储器的读电路中，放大部分多数只有一个灵敏放大器。但是由于高速灵敏放大器对CMOS工艺的变化和器件的不匹配性很敏感，器件不匹配时会造成读取错误，导致灵敏放大器存在一定的读错率。另外，应用于磁性随机存储器中跟磁隧道结(MTJ)相结合的时候，由于TMR(隧道磁电阻)不同，灵敏放大器的读错率也会不同。

发明内容

为了解决上述问题，本发明提供一种具有冗余结构的读电路，用于降低现有技术中存在的读错率的问题。

本发明采取的一种技术方案为：一种具有冗余结构的读电路，包括第一灵敏放大器、第二灵敏放大器、第三灵敏放大器、第一磁隧道结MTJ1、第二磁隧道结MTJ2、第一晶体管T1、第二晶体管T2和表决电路；

所述第一灵敏放大器、第二灵敏放大器和第三灵敏放大器的输入端均与存储器的片选信号端连接，所述第一灵敏放大器、第二灵敏放大器和第三灵敏放大器的左右分支均分别通过所述第一磁隧道结MTJ1和第二磁隧道结MTJ2后与所述第一晶体管T1和第二晶体管T2后接地，所述第一灵敏放大器、第二灵敏放大器和第三灵敏放大器的输出端与所述表决电路的输入端连接。

采用上述技术方案，通过使用多个灵敏放大器进行电流读取并共用磁隧道结，即使某个灵敏放大器读取错误，通过表决电路后，错误的数据可以被屏蔽掉，从而达到降低读错率、使读取数据更加准确的目的。

优选的，所述的一种具有冗余结构的读电路，还包括多个灵敏放大器，每个灵敏放大器的结构均相同，其中：

所述第一灵敏放大器包括第一P型晶体管P0、第二P型晶体管P1、第三P型晶体管P2、第四P型晶体管P3、第一N型晶体管N0和第二N型晶体管N1；四个P型晶体管的发射极均与存储器的源线连接，所述第三P型晶体管P2和第四P型晶体管P3的基极与存储器的片选信号端连接，所述第三P型晶体管P2的集电极分别与所述第一P型晶体管P0的集电极、第一N型晶体管N0的集电极和第二P型晶体管P1的基极连接，所述第四P型晶体管P3的集电极分别与所述第二P型晶体管P1的集电极、第二N型晶体管N1的集电极和第一P型晶体管P0的基极连接，所述第一P型晶体管P0的基极与所述第一N型晶体管N0的基极连接，所述第二P型晶体管P1的基极与所述第二N型晶体管N1的基极连接，所述第一N型晶体管N0的发射极与通过所述第一磁隧道结MTJ1后与所述第一晶体管T1连接，所述第二N型晶体管N0的发射极与通过所述第二磁隧道结MTJ2后与所述第二晶体管T2连接，所述第二N型晶体管N1的集电极还作为所述第一灵敏放大器的输出端与所述表决电路的输入端连接。

通过上述电路结构，P0、N0组成的反向器的输出连到了P1、N1组成的反向器的输入，而P1、N1组成的反向器的输出连接到了P0、N0组成的反向器的输入，故二者形成了反馈环。其它的灵敏放大器同理。同时，P1、N1组成的反向器的输出作为该路灵敏放大器的输出。

优选的，所述表决电路包括三个与非门和一个与门，所述第一灵敏放大器、第二灵敏放大器和第三灵敏放大器的输出端两两之间分别与三个与非门的输入端连接，三个与非门的输出端与所述与门的输入端连接，所述与门的输出端输出读取结果。