[发明专利]锁存器

说明书

本发明公开了一锁存器，包含一个存储单元，第一～第四共4个传输门，以及一个MULLER C单元。当锁存器处于穿通模式，时钟信号CLK为高电平时，时钟信号CLK_B为低电平,数据从输入端D传入,通过第一～第三传输门,到达存储单元内的第二和第四节点和输出端Q；处于锁存模式，当时钟信号CLK为低电平时，时钟信号CLK_B为高电平；第一～第三传输门关闭，第四传输门打开，数据从存储单元中输出，经过MULLER C单元，以及第四传输门到达输出端Q。本发明所述的锁存器在电路受到干扰时，能迅速恢复正确的逻辑状态。

技术领域

本发明涉及半导体器件制造领域，特别是指一种低功耗、高性能、抗软错误的锁存器。

背景技术

随着半导体制造工艺的不断进步，特征尺寸不断亚微米、深亚微米、纳米级甚至到目前的7纳米工艺节点。制造工艺的不断进步也给半导体器件的可靠性问题带来了一些新的挑战，其中之一就是存储器件中SEU(single event upset)的软错误问题(soft error)。发生的机理是：随着工艺节点的先进，存储节点的电容和电源电压都跟随着不断降低，这增加了集成电路对单粒子效应的敏感性。当粒子轰击节点时，就会产生扰动，而如果发生在敏感节点的话，一旦这个扰动足够大，就有可能使得该敏感节点的原逻辑状态翻转，产生单粒子翻转(SEU)。例如：当单个高能粒子如质子或α粒子等穿过芯片时，会在芯片中产生大量的电子空穴对，这些电子空穴对会形成瞬态电流，当芯片的尺寸越来越小时，这些由单粒子引起的瞬态电流可能会造成电路的逻辑状态翻转，从而产生软错误。如果这个翻转发生在存储单元中，这个错误就会被锁存住，传输出错误数据。soft error可能发生在不同种类不同领域的电子器件中，包含比如医疗设备或者汽车电子系统中。目前的具有锁存功能的存储器单元如图1所示。两个反相器串联成一个环路，如果N1节点的逻辑状态为1，则N2节点的逻辑状态为0；如果N1节点的逻辑状态为0，则N2节点的逻辑状态为1。数据在输入到锁存结构后会被保存下来，N1节点和N2节点会保持各自的逻辑状态，这是锁存结构的锁存功能。当N1或者N2被强制更改时，逻辑状态会发生改变。对soft error问题进行分析，在传统的锁存结构中，我们采得图1的波形如图2所示，以N1节点初始逻辑状态为0示例，当N1节点逻辑状态为0时，N2节点逻辑状态为1。从图中可看到，当给N1节点施加一个脉冲干扰SEU(单粒子翻转)时，N1的逻辑状态发生跳变，从原来的0变为1，同时，N1的改变也使得N2发生改变，使得N2从原来的1变为0，这样一来，错误的逻辑状态被锁存下来，如果从N1或者N2输出数据就会得到错误的数据。同理，波形图中，之后在N2节点也施加了一个脉冲干扰SEU(单粒子翻转)，N2的逻辑状态发生跳变，从原来的0变为1，同时，N2的改变也使得N1发生跳变，使得N1从1变为0。对于传统的锁存结构，如果存储节点发生了逻辑翻转，错误的逻辑状态就会被锁存下来，传输出错误数据。近些年，由于工艺节点不断先进，器件靠的越来越近，器件尺寸也越来越小，这使得电荷收集和电荷分享导致的单粒子多位翻转成为软错误的一个重要来源。

发明内容

本发明所要解决的技术问题在于提供一种锁存器，在电路受到干扰时能快速自我恢复。

为解决上述问题，本发明所述的锁存器，包含一个存储单元，第一～第四共4个传输门，以及一个MULLER C单元；

所述的存储单元包含有4个PMOS及4个NMOS共8个MOS管，分为4组，每组包含一PMOS及一NMOS，每组两个MOS相接串联，即第一PMOS的漏极与第一NMOS的漏极相连，第二PMOS的漏极与第二NMOS的漏极相连，以此类推；所述4个PMOS的源极都接电源，4个NMOS的源极都接地；

所述第一PMOS的栅极与第四PMOS的漏极以及第三NMOS的栅极相连；

第二PMOS的栅极与第三PMOS的漏极以及第四NMOS的栅极相连；

第三PMOS的栅极与第二PMOS的漏极以及第一NMOS的栅极相连；