[发明专利]针对拼贴式末级高速缓存的非统一总线（NUB）互连协议

说明书

提供一种针对拼贴式末级高速缓存的非统一总线(NUB)互连协议的方法和设备。所述设备包括：多个中央处理器、多个核输入/输出单元、多个末级高速缓存存储体、互连网络，其中，互联网络包括专用数据通道的多个例示，其中，每个专用数据通道被专用于一种存储器事务类型，专用数据通道的每个例示包括仲裁多路选择器，每个专用数据通道独立于其它数据通道而操作。

本申请要求于2017年5月12日在美国专利商标局提交的62/505,313号美国临时专利申请和于2017年8月15日在美国专利商标局提交的15/677,739号美国专利申请的优先权，这些申请的全部内容通过引用合并于此。

技术领域

本公开总体涉及高速缓存存储器，更具体地说，涉及一种用于针对拼贴式末级高速缓存的非统一总线互连协议的方法和设备。

背景技术

与动态随机存取存储器(DRAM)的存储器存取相比，中央处理器(CPU)中的末级高速缓存(LLC)的大小通常被设置为保留若干兆字节的最近存储器存取的数据或指令线以降低来自CPU的请求的延迟。存储若干兆字节的数据的高速缓存需要大的物理面积和集成电路板以规划资源从而以最小响应延迟提供最大容量。在多CPU多LLC存储体共享高速缓存系统中，互连网络(有时被称为片上网络(NoC))能够在主CPU与LLC存储体之间提供高带宽，但是对于CPU和LLC存储体的每一个例示，会以指数方式扩大电线、电力、时间和面积需求。

集成电路系统设计可偏向将诸如CPU或LLC存储体的块设计为尽量统一并且可拼贴，意思是设计一个模块并重复例示或拼贴与原始相邻的若干相同副本以达到期望的配置。对于大型LLC存储器系统，如果LLC的存储器协议也是可拼贴和模块化的，则可拼贴或模块化的LLC存储体设计可以以最少的再设计纳入到多种产品配置中。

常见的方案可包括全环总线、网格和直接的端到端电线，其中，每种方案对系统复杂度、功耗、裸片面积、电线成本、可扩展性和选择性的存储器连贯性需求进行平衡。当高端服务器系统具有高复杂度、高功率方案(例如，环、网格和开关)，低端设计具有低复杂度、非可扩展方案(例如，端到端的专用连接)时，需要一种在实现拼贴能力的同时具有低功耗、中等复杂度和中等带宽需求的移动装置的CPU系统(例如，在1至8节点(CPU)的中等范围)的方案。

发明内容

根据本公开的一方面，提供一种设备，包括：多个中央处理器；多个核输入/输出单元；多个末级高速缓存存储体；互连网络，包括专用数据通道的多个例示，其中，每个专用数据通道被专用于一种存储器事务类型，专用数据通道的每个例示包括仲裁多路选择器，每个专用数据通道独立于其它数据通道操作。

根据本公开的另一方面，提供一种方法，包括：独立地操作互连网络的每个专用数据通道，其中，互连网络包括专用数据通道的多个例示，其中，每个专用数据通道专用于一种存储器事务类型，专用数据通道的每个例示包括仲裁多路选择器，专用数据通道的每个例示连接到多个中央处理器、多个核输入/输出单元和多个末级高速缓存存储体。

根据本公开的另一方面，提供一种制造处理器的方法，包括：将所述处理器形成为晶片或封装的一部分，其中，所述晶片或封装包括至少一个其它处理器，其中，所述处理器被配置为独立地操作互连网络的每个专用数据通道，其中，互连网络包括专用数据通道的多个例示，其中，每个专用数据通道专用于一种存储器事务类型，专用数据通道的每个例示包括仲裁多路选择器，专用数据通道的每个例示连接到多个中央处理器、多个核输入/输出单元和多个末级高速缓存存储体；测试所述处理器，其中，测试所述处理器的步骤包括：使用一个或更多个电光转换器、将光信号分为两个或更多个光信号的一个或更多个分光器以及一个或更多个光电转换器来测试所述处理器和所述至少一个其它处理器。