[发明专利]恒压电源电路

说明书

本发明提供一种谋求改善负载调节的恒压电源电路。恒压电源电路具备：误差放大器(6)，具备反相输入端子(61)和非反相输入端子(62)；基准电压源(5)，与该误差增幅器(6)的反相输入端子(61)连接；输出用的晶体管(MP1)，源极与电源端子(1)连接，漏极与电路输出端子(3)连接，栅极与误差放大器(6)的输出端子(63)连接；以及输出电压检测电路(7)，连接在电路输出端子(3)与电源端子(2)之间，检测电路输出端子(3)的电压并输入至误差放大器(6)的非反相输入端子(62)，其中，在误差放大器(6)的输出端子(63)与晶体管(MP1)的栅极之间连接有正反馈电路(8)。

技术领域

本发明涉及一种在输出电流的整个区域负载调节特性优异的恒压电源电路。

背景技术

图5示出了以往的恒压电源电路10E(例如，专利文献1)。1是电压为VDD的高电位电源端子，2是电压为VSS(＜VDD)的低电位电源端子，3是输出电压为VREG的电路输出端子，4是电流为IS的电流源，5是电压为VR的基准电压源。MN4、MN5、MN6是构成差分电路的NMOS晶体管，MP3、MP4是构成此差分电路的有源负载的电流反射镜连接的PMOS晶体管。由这些晶体管MN4～MN6、MP3、MP4构成误差放大器6，且此误差放大器6的反相输入端子61与基准电压源5连接。MN7是与晶体管MN6电流反射镜连接的NMOS晶体管，将电流源4的电流IS作为偏置电流供给至晶体管MN6。MP1是栅极与误差放大器6的输出端子63连接的输出用的PMOS晶体管，其漏极与电路输出端子3连接。电阻R3、R4构成检测输出电压VREG的输出电压检测电路7，连接在电路输出端子3与电源端子2之间，此电阻R3、R4的共同连接点与误差放大器6的非反相输入端子62连接。

然后，通过该恒压电源电路10E得到的输出电压VREG是：

在此，想到了从电路输出端子3引出输出电流的情况。

在完全没有输出电流的无负载的情况下，晶体管MP1仅供给流过电阻R3、R4的电流。通常，为了极力谋求低消耗电流化，在电阻R3、R4使用几MΩ的高电阻值的电阻。此时，驱动负载的晶体管MP1由误差放大器进行控制，以便在亚阈值区(sub-threshold region)动作。当输出电流逐渐增大时，晶体管MP1向在饱和区的动作转移，而且当输出电流增大时，向在非饱和区的动作转移，输出电压VREG随着输出电流的增大而呈线性降低。

现有技术文献

专利文献

专利文献1：日本特开2010-079653号公报

发明内容

发明所要解决的问题

在图6示出了该输出电流的特性。用实线表示的特性B是表示图5的恒压电源电路10E的相对于输出电流的输出电压的变化的特性。该输出电压特性被用作恒压电源电路的性能指标之一，该特性的好坏是电路选择的重要要素。

在图6的特性中，如前所述，在输出电流小的区域，由于晶体管MP1在亚阈值区动作，因此电压大幅变动。当输出电流进一步增大时，变为在饱和区的动作，并向相对于输出电流呈平方的特性转移，最终变为在非饱和区的动作，并遵循电压线性降低的轨跡。

该输出电压特性能够呈现作负载调节特性，该负载调节特性由在输出电流的任意2点I1、I2之间的输出电压VREG的降低倾斜的程度来表示，一般由以下算式(2)来定义：

VR1是输出电流为I1时的输出电压，VR2是输出电流为I2时的输出电压。图6中以LRb来表示图5的恒压电源电路10E的负载调节特性。

根据图6也可知，为了在输出电流的整个区域改善负载调节特性，要求改善在输出电流小的区域的特性。算式(2)的LR的值越小，负载调节越“好”。