[发明专利]一种基于FPGA实现脉冲均匀输出的方法及装置有效

专利信息
申请号: 201810383690.1 申请日: 2018-04-26
公开(公告)号: CN108549329B 公开(公告)日: 2020-03-17
发明(设计)人: 王金领;卢鸥;徐百里;邹骞;卓宏治;魏威;岳巍 申请(专利权)人: 海天塑机集团有限公司
主分类号: G05B19/41 分类号: G05B19/41
代理公司: 宁波市鄞州盛飞专利代理事务所(特殊普通合伙) 33243 代理人: 龙洋
地址: 315800 浙江省*** 国省代码: 浙江;33
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摘要:
搜索关键词: 一种 基于 fpga 实现 脉冲 均匀 输出 方法 装置
【权利要求书】:

1.一种基于FPGA实现脉冲均匀输出的方法,其特征在于,包括步骤:

步骤一、获取插补周期及FPGA的系统时钟信息;

步骤二、根据插补周期同步时钟,读取脉冲串参数并获取所述脉冲串的初始相位值作为预设数值;

步骤三、判断FPGA的系统时钟是否触发,若是,则获取所述插补周期内的所需发送的脉冲个数以对所述预设数值进行累加;

步骤四、获取所述插补周期内输出脉冲的电平状态,判断所述电平状态是否为高电平,若是,执行步骤五,若否,则执行步骤六;

步骤五、判断所述预设数值是否大于所述插补周期内系统时钟高电平所占个数,若是,则将所述输出脉冲翻转,改变为低电平状态输出并将所述预设数值与所述系统时钟高电平所占个数的差值作为所述预设数值的初始值,转至步骤三;

步骤六、获取所述插补周期内系统时钟个数与所述插补周期内系统时钟高电平所占个数的差值作为第一差值,判断所述预设数值是否大于所述第一差值,若是,则将所述输出脉冲翻转,改变为高电平状态输出并将所述预设数值与所述第一差值的差值作为所述预设数值的初始值,转至步骤三。

2.根据权利要求1所述的一种基于FPGA实现脉冲均匀输出的方法,其特征在于,所述步骤一还包括步骤:

采用FPGA系统时钟产生插补周期同步时钟,将脉冲串参数同步写入FPGA。

3.据权利要求1或2所述的一种基于FPGA实现脉冲均匀输出的方法,其特征在于,所述步骤二还包括:

通过所述插补周期同步时钟,产生锁存信号以将所述脉冲串参数信息锁存至预设寄存器中。

4.权利要求1所述的一种基于FPGA实现脉冲均匀输出的方法,其特征在于,所述脉冲串参数包括插补周期所需发送的脉冲个数、插补周期内系统时钟高电平所占个数、脉冲串初始相位值。

5.根据权利要求1所述的一种基于FPGA实现脉冲均匀输出的方法,其特征在于,还包括步骤:

获取所述FPGA系统时钟周期,接收插补周期时长,计算所述插补周期内系统时钟个数

上式中,Clocks表示所述插补周期内系统时钟个数,SYSCLock表示系统时钟周期,T表示插补周期时长。

6.根据权利要求5所述的一种基于FPGA实现脉冲均匀输出的方法,其特征在于,还包括步骤:

获取所述系统时钟的占空比,计算脉冲高电平所占个数

PulseHi=Clocks*DutyRatio

上式中,PulseHi表示系统时钟高电平所占个数,Clocks表示所述插补周期内系统时钟个数,DutyRatio表示所述系统时钟的占空比。

7.根据权利要求1所述的一种基于FPGA实现脉冲均匀输出的方法,其特征在于,所述步骤六之后还包括步骤:

判断所述系统时钟的触发次数是否达到所述插补周期内的系统时钟个数,若是,则将所述插补周期内的脉冲进行输出。

8.一种基于FPGA实现脉冲均匀输出的装置,其特征在于,包括:

数据存储模块:用于获取插补周期及FPGA的系统时钟信息;

数据读取模块:用于根据插补周期同步时钟,读取脉冲串参数并获取所述脉冲串的初始相位值作为预设数值;

累加模块:用于判断FPGA的系统时钟是否触发,若是,则获取所述插补周期内的所需发送的脉冲个数以对所述预设数值进行累加;

电平判断模块:用于获取所述插补周期内输出脉冲的电平状态,判断所述电平状态是否为高电平,若是,转至低电平输出模块,若否,则转至高电平输出模块;

低电平输出模块:用于判断所述预设数值是否大于所述插补周期内系统时钟高电平所占个数,若是,则将所述输出脉冲翻转,改变为低电平状态输出并将所述预设数值与所述系统时钟高电平所占个数的差值作为所述预设数值的初始值并转至累加模块;

高电平输出模块:用于获取所述插补周期内系统时钟个数与所述插补周期内系统时钟高电平所占个数的差值作为第一差值,判断所述预设数值是否大于所述第一差值,若是,则将所述输出脉冲翻转,改变为高电平状态输出并将所述预设数值与所述第一差值的差值作为所述预设数值的初始值,并转至累加模块。

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