[发明专利]三维半导体器件

权利要求书

1.一种三维半导体器件，包括：

衬底，具有单元阵列区域和接触区域；

堆叠结构，包括在垂直方向上交替地堆叠在所述衬底上的多个电极和多个电极隔离绝缘层，并且在所述接触区域上具有阶梯式结构；

垂直结构，在所述单元阵列区域中穿透所述堆叠结构，所述垂直结构的每个构成单元串；

接触插塞，在所述接触区域中；

位线着落插塞，在每个垂直结构上；

虚设着落插塞，在所述堆叠结构中包括的所述多个电极中的最上面的电极上；以及

接触着落插塞，在每个接触插塞上，

其中，对于所述多个电极中的包括上电极和所述上电极下面的下电极的每对紧邻的电极，所述接触插塞中的对应的一个接触所述下电极并且穿透所述上电极并与所述上电极电绝缘，

其中所述多个电极的每个包括梯面部分，所述梯面部分对应于电极的未被所述多个电极中的上面的电极重叠的部分，

其中所述接触插塞的每个穿透对应的上电极的所述梯面部分。

2.根据权利要求1所述的三维半导体器件，还包括：

绝缘阻挡层，在所述接触插塞的每个与其穿透的所述上电极之间，所述绝缘阻挡层至少部分地围绕所述接触插塞中的相应接触插塞的侧表面。

3.根据权利要求2所述的三维半导体器件，其中每个接触插塞具有在水平方向上延伸到所述绝缘阻挡层中的对应的绝缘阻挡层中的插塞凸起。

4.根据权利要求2所述的三维半导体器件，其中每个绝缘阻挡层的上表面和下表面接触相应的电极隔离绝缘层。

5.根据权利要求1所述的三维半导体器件，还包括：

接触间隔物，分别围绕所述接触插塞的侧表面。

6.根据权利要求5所述的三维半导体器件，还包括：

绝缘阻挡层，每个绝缘阻挡层被提供在对应的接触插塞与其穿透的对应的上电极之间。

7.根据权利要求6所述的三维半导体器件，其中所述接触间隔物和所述绝缘阻挡层由相同的材料形成。

8.根据权利要求1所述的三维半导体器件，

其中所述位线着落插塞、所述虚设着落插塞和所述接触着落插塞由相同的材料形成，以及

其中所述位线着落插塞、所述虚设着落插塞和所述接触着落插塞的顶表面在同一平面上。

9.根据权利要求1所述的三维半导体器件，其中所述堆叠结构的所述多个电极当中的两个最下面的电极的端部在所述接触区域中彼此垂直地对准。

10.一种三维半导体器件，包括：

衬底，具有单元阵列区域、接触区域和在所述单元阵列区域与所述接触区域之间的虚设接触区域；

堆叠结构，包括在垂直方向上交替地堆叠在所述衬底上的多个电极和多个电极隔离绝缘层，并且在所述接触区域上具有阶梯式结构；

接触插塞，在所述接触区域中；

虚设着落插塞，在所述虚设接触区域中连接到所述多个电极中的最上面的电极；以及

接触着落插塞，连接到所述接触插塞的每个，

其中，对于所述多个电极中的包括上电极和所述上电极下面的下电极的每对紧邻的电极，所述接触插塞中的对应的一个接触所述下电极并且穿透所述上电极并与所述上电极电绝缘，

其中所述多个电极的每个包括梯面部分，所述梯面部分对应于电极的未被所述多个电极中的上面的电极重叠的部分，

其中所述接触插塞的每个穿透对应的上电极的所述梯面部分。

11.根据权利要求10所述的三维半导体器件，

其中所述虚设着落插塞和所述接触着落插塞由相同的材料形成，以及

其中所述虚设着落插塞的高度大于所述接触着落插塞的高度。