[发明专利]防浮接电路

说明书

本发明提供一种防浮接电路，该防浮接电路包括一上拉电路、一下拉电路以及一控制电路。上拉电路包括一第一P型晶体管以及一第二P型晶体管，并耦接一第一电源端。下拉电路包括一第一N型晶体管以及一第二N型晶体管，并耦接一第二电源端。第一P型晶体管与第一N型晶体管之间具有一第一路径。第二P型晶体管与第二N型晶体管之间具有一第二路径。第一P型晶体管与第二电源端之间具有一第三路径。在第一模式下，控制电路导通第一及第二路径并且不导通第三路径。在第二模式下，控制电路不导通第一及第二路径，并导通第三路径。本发明提供的防浮接电路使得在输入信号并非正确的信号时，不会造成集成电路误动作。

技术领域

本发明是有关于一种防浮接电路，特别是有关于一种具有上拉电路及下拉电路的防浮接电路。

背景技术

随着科技的进步，集成电路的尺寸愈来愈小。一般而言，每一集成电路根据至少一输入信号而动作。然而，当该输入信号并非正确的信号时，很容易造成集成电路误动作。

发明内容

本发明提供一种防浮接电路，在一第一模式下，根据一第一输入信号产生一第一输出信号，在一第二模式下，设定该第一输出信号等于一第一预设值，并包括一第一上拉电路、一第一下拉电路以及一第一控制电路。第一上拉电路包括一第一P型晶体管以及一第二P型晶体管。第一P型晶体管的源极耦接一第一电源端。第一P型晶体管的漏极提供第一输出信号。第二P型晶体管的源极耦接第一电源端。第二P型晶体管的漏极耦接第一P型晶体管的栅极。第二P型晶体管的栅极耦接第一P型晶体管的漏极。第一下拉电路包括一第一N型晶体管以及一第二N型晶体管。第一N型晶体管的栅极接收一第一反相信号。第一N型晶体管的源极耦接一第二电源端。第二N型晶体管的栅极接收输入信号。第二N型晶体管的源极耦接第二电源端。第一控制电路耦接于第一上拉电路与第一下拉电路之间。在第一模式下，第一控制电路导通第一P型晶体管与第一N型晶体管之间的一第一路径以及第二P型晶体管与第二N型晶体管之间的一第二路径，并且不导通第一P型晶体管与第二电源端之间的一第三路径。在第二模式下，第一控制电路不导通第一路径及第二路径，并导通第三路径。本发明提供的防浮接电路使得在输入信号并非正确的信号时，不会造成集成电路误动作。

附图说明

图1A为本发明的防浮接电路的示意图。

图1B为本发明的防浮接电路的另一示意图。

图2A为本发明的信号产生电路的一可能实施例。

图2B为本发明的信号产生电路的另一可能实施例。

图3A为本发明的脉冲产生电路的一可能实施例。

图3B为本发明的脉冲产生电路的另一可能实施例。

图4为本发明的延迟电路的一可能实施例。

图5为本发明的延迟电路的另一可能实施例。

附图标号

100A、100B：防浮接电路；

110、130、200A、200B：信号产生电路；

120：核心电路；

PW1、PW2：电源端；

IN1、IN2、IN：输入信号；

OUT1、OUT2、OUT、OUTB：输出信号；

121、123：开关；

122：负载；

210：上拉电路；

220：控制电路；

230：下拉电路；

211、212、251、331、413、421、433、513、523、533、543：P型晶体管；