[发明专利]一种基于多路非交叠时钟的电荷泵电路有效
| 申请号： | 201810394380.X | 申请日： | 2018-04-27 |
| 公开（公告）号： | CN108418420B | 公开（公告）日： | 2019-12-10 |
| 发明（设计）人： | 李泽宏;张成发;孙河山;熊涵风;赵念 | 申请（专利权）人： | 电子科技大学 |
| 主分类号： | H02M3/07 | 分类号： | H02M3/07 |
| 代理公司： | 51232 成都点睛专利代理事务所(普通合伙) | 代理人： | 葛启函 |
| 地址： | 611731 四川省成*** | 国省代码： | 四川;51 |
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| 摘要： | |||
| 搜索关键词： | 非交叠时钟信号 电荷泵电路 非交叠时钟 电荷泵 时钟输出信号 参考地电位 电荷泵单元 产生单元 多路 电平转换单元 电子电路技术 时钟控制信号 充电效率 电源电压 交替驱动 控制信号 输出电压 体效应 并联 泵升 减小 纹波 串通 充电 | ||
1.一种基于多路非交叠时钟的电荷泵电路，其特征在于，包括参考地电位产生单元(1)、电平转换单元(3)、四相非交叠时钟产生单元(4)和电荷泵单元(5)，
所述参考地电位产生单元(1)用于产生参考地电位(VSSH)，其电源电压为高电平(VDDH)，其地电压为低电平(VSS)；
所述电平转换单元(3)的控制信号为时钟控制信号(CLK)，电源电压为高电平(VDDH)，地电压为参考地电位(VSSH)，用于产生时钟输出信号(CLK0)；
所述四相非交叠时钟产生单元(4)的输入信号为所述时钟输出信号(CLK0)，用于产生第一非交叠时钟信号(CLK1)、第二非交叠时钟信号(CLK2)、第三非交叠时钟信号(CLK3)和第四非交叠时钟信号(CLK4)；
所述电荷泵单元(5)由两个一级电荷泵并联，其电源电压为高电平(VDDH)，地电压为低电平(VSS)，所述两个一级电荷泵用于将所述高电平(VDDH)泵升从而产生所述电荷泵电路的输出电压(Vout)，其中一个一级电荷泵由所述第一非交叠时钟信号(CLK1)和第二非交叠时钟信号(CLK2)控制，另一个一级电荷泵由所述第三非交叠时钟信号(CLK3)和第四非交叠时钟信号(CLK4)控制；
所述电平转换单元(3)包括第一NMOS管(MN1)、第二NMOS管(MN2)、第三NMOS管(MN3)、第五PMOS管(MP5)、第六PMOS管(MP6)、第七PMOS管(MP7)、第八PMOS管(MP8)和第九PMOS管(MP9)，
第一NMOS管(MN1)的栅极连接第二NMOS管(MN2)、第五PMOS管(MP5)和第八PMOS管(MP8)的栅极并作为所述电平转换单元(3)的控制端连接所述时钟控制信号(CLK)，其漏极连接第五PMOS管(MP5)的漏极以及第三NMOS管(MN3)和第九PMOS管(MP9)的栅极，其源极连接第二NMOS管(MN2)和第三NMOS管(MN3)的源极并连接所述参考地电位(VSSH)；
第六PMOS管(MP6)的栅极连接第三NMOS管(MN3)和第九PMOS管(MP9)的漏极并输出所述时钟输出信号(CLK0)，其漏极连接第八PMOS管(MP8)的源极，其源极连接第五PMOS管(MP5)和第七PMOS管(MP7)的源极并连接所述高电平(VDDH)；
第七PMOS管(MP7)的栅极连接第二NMOS管(MN2)和第八PMOS管(MP8)的漏极，其漏极连接第九PMOS管(MP9)的源极。
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