[发明专利]具有轻掺杂漏结构的Z型异质结隧穿场效应晶体管及其制备方法有效
申请号: | 201810398867.5 | 申请日: | 2018-04-28 |
公开(公告)号: | CN108493240B | 公开(公告)日: | 2020-09-04 |
发明(设计)人: | 李聪;闫志蕊;庄奕琪;赵小龙;郭嘉敏 | 申请(专利权)人: | 西安电子科技大学 |
主分类号: | H01L29/739 | 分类号: | H01L29/739;H01L29/165;H01L29/423;H01L29/08;H01L21/331 |
代理公司: | 陕西电子工业专利中心 61205 | 代理人: | 王品华;朱红星 |
地址: | 710071 陕*** | 国省代码: | 陕西;61 |
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摘要: | |||
搜索关键词: | 具有 掺杂 结构 型异质结隧穿 场效应 晶体管 及其 制备 方法 | ||
本发明公开了一种具有轻掺杂漏结构的Z型异质结隧穿场效应晶体管及其制备方法,主要解决现有器件开态电流低和双极效应严重的问题,其包括:SOI衬底(1)、隔离槽(2)、源区(3)、沟道区(4)、漏区(6)、栅区(5)及导电层(7);隔离槽(2)位于SOI衬底(1)的两侧;源区(3)、沟道区(4)和漏区(6)位于SOI衬底的上表面;栅区(5)位于沟道区(4)的上侧;源区(3),采用锗半导体材料;栅区(5),采用Z型结构,且采用长度为3nm~9nm的栅覆盖在源区上;漏区(6)在靠近栅区(5)的一侧设有轻掺杂漏区。本发明能有效抑制双极效应,提高了驱动电流,可用于大规模集成电路的制作。
技术领域
本发明属于半导体器件技术领域,尤其涉及一种Z型隧穿场效应晶体管及其制备方法,可用于大规模集成电路的制作。
背景技术
随着半导体集成技术的进步,集成电路技术遵循“Moore定律”的发展进入了纳米尺度。然而,来自短沟道效应,寄生效应以及量子隧穿等问题的挑战,使得常规的CMOS晶体管按比例缩小已变得越来越困难,难以满足集成电路持续发展的要求。
隧穿场效应晶体管TFET是基于带带隧穿量子隧穿效应机理工作的,在室温下亚阈值摆幅可以突破传统MOSFET亚阈值极限值60mV/decade的限制。所以TFET器件具有快速的开关特性和较低的泄漏电流,可以有效地降低器件功耗,被认为是延续“Moore定律”的重要途径。
但是,目前TFET器件面临开态电流比较低和双极效应严重的问题,严重限制了它在电路方面的广泛应用。为了改善TFET器件性能,科学工作者提出了多种新型TFET器件结构,这些新型结构虽说提高了TFET器件的开态电流。但是相比MOSFET器件,硅基TFET器件依然存在驱动电流低,双极效应严重的问题,使其应用受到了限制。因此,提高其驱动电流并有效抑制双极效应成为硅基TFET亟待解决的问题。
发明内容
本发明的目的在于针对上述传统硅基隧穿场效应晶体管的不足,提出一种具有轻掺杂漏结构的Z型异质结隧穿场效应晶体管及制备方法,以在提高驱动电流的同时有效抑制双极效应。
为实现上述目的,本发明具有轻掺杂漏结构的Z型异质结隧穿场效应晶体管,包括:SOI衬底、隔离槽、源区、沟道区、漏区、栅区及导电层;隔离槽位于SOI衬底的两侧;源区、沟道区和漏区位于SOI衬底的上表面;栅区位于沟道区的上侧,其特征在于:
所述源区,采用锗半导体材料;
所述栅区,采用Z型结构,且采用长度为3nm~9nm的栅覆盖在源区上;
所述漏区,在靠近栅区的一侧设有轻掺杂漏区。
进一步,所述栅区,采用HfO2作为栅介质层。
为实现上述目的,本发明的制备具有轻掺杂漏结构的Z型异质结隧穿场效应晶体管的方法,包括以下步骤:
1)依次制备包括底层硅、氧化物埋层和顶层硅的SOI衬底;
2)在顶层硅的两侧刻蚀,形成浅沟槽隔离区,并进行氧化物淀积,形成隔离槽;
3)在顶层硅表面刻蚀,形成源区凹槽,在300℃~600℃的温度条件下,外延淀积锗材料填充源区凹槽,同时在锗中通入硼掺杂气体对源区进行原位掺杂,形成掺杂浓度为1020cm-3的P型源区;
4)在顶层硅表面刻蚀,形成沟道凹槽,外延淀积本征硅半导体,形成本征硅沟道层;
5)在沟道层表面淀积高K介质栅氧化层和多晶硅,并选择性刻蚀掉多余的栅氧化层材料和多晶硅材料,形成Z型栅区;
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