[发明专利]一种具有封装测试作用的芯片电极并列结构

说明书

本发明公开了一种具有封装测试作用的芯片电极并列结构，包括封装电极和晶圆测试电极，封装电极与晶圆测试电极并联成对排布，其中，封装电极距离晶圆测试电极的距离为10um～30um，封装电极的边长为60um～90um，晶圆测试电极的边长为30um～40um；本发明的芯片电极并列结构，能够使得封装电极与晶圆测试电极在物理和功能上进行隔离，从而消除在生产环节因测试、制造对封装电极造成的破坏性影响；同时，因晶圆测试电极的损伤对封装无影响，所以能够适当增加测试扎针次数，避免传统结构上由于多次测试造成的电极损伤严重无法封装的隐患，降低产品报废成本。

技术领域

本发明涉及半导体技术领域，特别涉及一种具有封装测试作用的芯片电极并列结构。

背景技术

半导体晶圆（WAFER）测试通常是通过探针系统（PROBE）、测试探卡与芯片电极实现自动对准精准互连后，由自动测试设备ATE实现功能与性能筛选测试。半导体的封装是内部将芯片电极与引线框架形成良好结合，以提供芯片与封装外引脚的电流通路，外部用相关材料形成坚固密封的保护外壳，因此，芯片电极是半导体晶圆测试与封装的桥梁，其可靠性和重要性不言而喻。

但是，在当前的传统半导体封装方案中，采取晶圆测试和封装共用同一电极的方案，如图1所示，为现有的芯片电极结构分布图，其中101为芯片电极，102为芯片，封装与晶圆测试复用同一电极；图2为现有具体实施的芯片电极焊线封装示意图，其中，201为芯片电极，202为芯片，203为焊接金属线，204为框架焊盘，焊接金属线203以超声键合方式将芯片电极201与框架焊盘204连接，晶圆测试造成的电极损伤会影响键合质量和可靠性。

当前的芯片电极封装方案存在以下不足：

1．当前芯片测试大规模使用悬臂针测试方案，悬臂针为铼钨合金材料，晶圆测试连接是通过探针接触电极后施加垂直压力实现，探针存在受力形变位移，因此不可避免的对电极表面产生损伤。该损伤形状不完全可控，同时在长时间的晶圆测试过程中探针受到污染、磨损形变，也会加大电极表面损伤，在生产过程中一般要经过2～3次晶圆测试，在高可靠性领域芯片甚至要经受住6～10次不同温度下的晶圆测试，这种多次测试受力累积的时长会扩大电极损伤面积。

2．晶圆测试后的减划工序中，因为电极其致密的表面保护在前道测试受到破坏，所以减划过程中更容易受相关化学物质腐蚀影响，从而导致电极损伤范围进一步被扩大，影响封装质量和可靠性，严重的甚至因电极无法键合而报废。

3．经受晶圆测试后的电极表面被破坏，失去了应有的平整和保护特性，在封装压焊中会导致受力不均增加电极和芯片受损风险。这种受损是电极下面半导体材料层的损伤，大多是不可见的材料结构损伤，在长时间使用过程中在电压、温度等应力作用下会引发电损伤，导致芯片工作异常或提前失效，产品质量和性能大打折扣。

因此，现有的传统芯片电极结构，受以上的诸多相互影响因素限制，对晶圆测试次数有严格的限制，通常电极只可承受3～5次测试，损伤严重的电极如果下放, 生产将会徒增成本，带来产品的可靠性和质量方面的隐患。

发明内容

针对上述现有技术中存在的不足，本发明的目的是提供一种具有封装测试作用的芯片电极并列结构，在产品设计初期，根据封装和晶圆测试需求划分独立形成封装电极和晶圆测试电极，使封装电极与晶圆测试电极物理上和功能上隔离，从而极大地提升半导体芯片焊接的质量和可靠性。

为了达到上述技术目的，本发明所采用的技术方案是：

一种具有封装测试作用的芯片电极并列结构，所述芯片电极并列结构包括封装电极和晶圆测试电极，封装电极与晶圆测试电极成对并列排布，其中，封装电极距离晶圆测试电极的距离为10um～30um，封装电极的边长为60um～90um，晶圆测试电极的边长为30um～40um。