[发明专利]一种形成浮栅的方法在审
申请号: | 201810415341.3 | 申请日: | 2018-05-03 |
公开(公告)号: | CN108615678A | 公开(公告)日: | 2018-10-02 |
发明(设计)人: | 张超然;罗清威;李赟;周俊 | 申请(专利权)人: | 武汉新芯集成电路制造有限公司 |
主分类号: | H01L21/28 | 分类号: | H01L21/28;H01L21/265;H01L27/11517 |
代理公司: | 上海申新律师事务所 31272 | 代理人: | 俞涤炯 |
地址: | 430205 湖北*** | 国省代码: | 湖北;42 |
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摘要: | |||
搜索关键词: | 多晶硅 浮栅 氧化硅保护层 磷元素 掺杂 热处理过程 外围电路区 表面形成 产品性能 方块电阻 硅片表面 研磨处理 保护层 热退火 台阶差 氧化硅 硅片 淀积 良率 沉积 离子 扩散 | ||
本发明公开了一种形成浮栅的方法,采用在硅片表面淀积多晶硅后继续沉积氧化硅以形成保护层,再进行对硅片进行磷元素离子注入,最终进行热退火和研磨处理以形成浮栅。采用本发明的技术方案实现在掺杂后的多晶硅在表面形成一层氧化硅保护层,减少了热处理过程中所掺杂磷元素的向外扩散,从而能降低多晶硅方块电阻,氧化硅保护层又能减少存储区和外围电路区的台阶差,进而提高了产品性能和良率。
技术领域
本发明涉及半导体芯片制造领域,尤其涉及一种形成浮栅的方法。
背景技术
现有的浮栅存储器制造工艺中,采用在硅片上淀积多晶硅后进行离子注入操作,并快速热退火,然后进行化学机械研磨来形成浮栅。浮栅对闪存的性能有很大影响,直接影响器件质量和可靠性。
但是,现有的浮栅制造工艺中由于离子注入所掺杂的磷元素在热处理时易向外扩散(outgasing),引起实际掺杂元素剂量变化,从而影响浮栅多晶硅的方块电阻,并且由于不同区域研磨速率的差异会造成存储区和外围电路的剩余多晶硅厚度存在台阶差。因此有必要对现有的浮栅存储器制造工艺进行改进以克服掺杂元素剂量的变化的问题。
发明内容
针对现有技术中存在的上述问题,现提供一种形成浮栅的方法。
具体技术方案如下:
一种形成浮栅的方法,应用于浮栅存储器制造工艺中,包括以下步骤:
步骤S1:提供一硅片,所述硅片表面形成有用以制备浮栅的多晶硅层;
步骤S2:在所述多晶硅层的表面沉积氧化硅以形成保护层;
步骤S3:对所述多晶硅层进行磷元素离子注入;
步骤S4:对所述硅片热退火处理;
步骤S5:对所述硅片的表面进行研磨处理以形成所述浮栅。
优选的,所述步骤S2中,所述保护层的厚度90A。
优选的,所述步骤S4中,所述热退火气氛为氮气。
优选的,所述步骤S4中,热退火温度为1000℃。
优选的,所述步骤S4中,热退火时长为20秒。
优选的,所述步骤S5中,对所述硅片的表面进行研磨的方法为化学机械研。
优选的,所述步骤S5中,研磨所述多晶硅层时一并去除所述保护层。
优选的,所述硅片在步骤S1之前还包括以下步骤:
步骤A1:在所述硅片上制作浅槽隔离结构,;
步骤A2:于所述硅片上并进行阱注入操作以形成阱区;
步骤A3:在所述硅片表面沉淀形成浮栅氧化层;
步骤A4:于所述浮栅氧化层表面及所述浅槽隔离结构顶部覆盖形成所述多晶硅层。
优选的,所述步骤S5中,研磨所述多晶硅层,至所述多晶硅层与所述浅槽隔离结构顶部齐平。
上述技术方案具有如下优点或有益效果:
从工艺整合的角度考量,优化制程,在对多晶硅进行磷元素离子注入之前在晶圆表面淀积一层氧化硅,使掺杂后的多晶硅在表面形成一层氧化硅保护层,减少了热处理时所掺杂磷元素的向外扩散,从而能降低多晶硅方块电阻,即降低浮栅方块电阻,同时,氧化硅保护层又能减少存储区和外围电路区的台阶差,进而提高了产品性能和良率。
附图说明
参考所附附图,以更加充分的描述本发明的实施例。然而,所附附图仅用于说明和阐述,并不构成对本发明范围的限制。
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H01L 半导体器件;其他类目中不包括的电固体器件
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H01L21-02 .半导体器件或其部件的制造或处理
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H01L21-66 .在制造或处理过程中的测试或测量
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