[发明专利]多处理器系统，数据管理方法和非暂时性计算机可读媒体

说明书

本发明提供多处理器系统，数据管理方法和非暂时性计算机可读媒体。数据单元存储于多处理器系统的节点的专用高速缓存中，每一节点包含至少一个处理器、节点专用的至少一个高速缓存以及节点专用的至少一个高速缓存位置缓冲器。在每一高速缓存位置缓冲器中存储位置信息值，每一位置信息值指示与相应数据单元相关联的位置，其中存储于给定高速缓存位置缓冲器的每一位置信息值指示位置在与给定高速缓存位置缓冲器设置于同一节点的专用高速缓存内的位置、在其它节点的一个中的位置或在主存储器的位置。使用高速缓存相干性协议维持数据单元的值的相干性。通过高速缓存相干性协议根据其相应数据单元的移动来更新存储在高速缓存位置缓冲器中的位置信息值。

技术领域

本文所揭露的主题的实施例大体涉及用于存取计算机存储器装置中的数据的方法和系统，且更具体地说，涉及用于实施相干高速缓存层次的机制和技术。

背景技术

如今的处理器常常配备有可以存储数据和指令的副本的高速缓存，所述数据和指令存储于一些大容量存储器中。如今的此类大容量存储器的风行实例为动态随机存取存储器(dynamic random access memory；DRAM)。在本文中，术语“存储器”将用来共同地指代所有现有及将来的存储器实施方案。高速缓存存储器或简称为“高速缓存”通常是由相比其它存储器实施方案小得多及快得多的存储器构建，且随后可在任何给定时间仅保持一部分存储在主存储器或辅助存储装置中的数据的副本。如今，常使用SRAM来实施高速缓存且可使用DRAM来实施大型高速缓存。本文所描述的高速缓存可使用任何现有及将来的存储器技术来实施。

通常，计算机系统的存储器系统包含一系列高速缓存，其中较大及较慢高速缓存(此处被称作较高级高速缓存)接近主存储器，且较小及较快高速缓存(此处被称作较低级高速缓存)更接近处理器。这种配置通常被称作高速缓存层次、存储器层次或存储器系统。高速缓存层次中的每一级别被称作高速缓存级别。图1描绘计算机系统，其中为每一处理器(CPU)101指配其自有的1级专用高速缓存102(L1高速缓存)。专用高速缓存是其中用于数据单元的空间仅可能对在高速缓存本地的CPU(或与高速缓存处于同一节点的CPU，其中所述高速缓存是所述节点专用的)的活动作出响应的高速缓存。在此实例中，二级高速缓存103由所有CPU 101共享，并可含有由所有CPU 101存取的数据和指令。高速缓存103是全局高速缓存，是因为可以使用于数据单元的空间对任何CPU 101的活动作出响应。此外，高速缓存103为共享高速缓存，是因为每一数据单元仅可能存在于一个共享副本中(而每一专用高速缓存可具有其自有的复制副本)。存储器105还存储由所有CPU 101存取的指令及数据。(主)存储器105通常使用物理地址(或简称为PA)存取，而由CPU 101产生的地址通常是虚拟地址。具有若干CPU和若干专用高速缓存的计算机系统(诸如图1中所示的系统)需要用于在一个高速缓存中寻找所请求数据单元以及用于保持存储于不同节点中的数据的多个副本相干的高效机制。

除主存储器及高速缓存存储器以外，此类计算机系统通常也将包含一个或多个辅助存储装置。这些辅助存储装置可包含硬盘驱动器、光驱、闪存驱动器或类似驱动器中的一或多者，其在此共同地由磁盘104表示。磁盘或辅助存储装置104可存储比存储器105多的若干数量级数据，但并非可使用物理地址直接存取。如果CPU 101想要存取存储在磁盘104上的数据，那么虚拟存储器系统(图1中未绘示)将通常被称为页面的数据信息块从磁盘104移动到存储器105，并产生从对应于所述页面的虚拟地址到物理地址的转译。通常被称为“转译后备缓冲器”或简称为TLB的一类特殊的转译高速缓存(图1中未绘示)对从虚拟页面到物理页面的转译映射进行高速缓存。虚拟存储器系统可被视为高速缓存系统，其将位于磁盘104中的数据的一部分存储在存储器105中。

图2绘示来自图1的高速缓存组织的更详细视图，其中CPU 204经绘示为含有若干高速缓存类结构，如指令TLB(ITLB,201)及数据TLB(DTLDB，205)以及CPU核心202。1级高速缓存102经绘示为包含插入在CPU 204与2级(且潜在地较高级)高速缓存207之间的指令高速缓存200及数据高速缓存206。图2还绘示连接到高速缓存层次的大容量存储器208。