[发明专利]浮点缩放处理器、方法、系统和指令

权利要求书

1.一种处理器，包括：

多个向量寄存器，包括第一向量寄存器，以及第二向量寄存器，所述第一向量寄存器用于存储具有至少四个64位双精度浮点数据元素的第一源向量，并且所述第二向量寄存器用于存储具有至少四个64位数据元素的第二源向量；

多个掩码寄存器，包括第一掩码寄存器，所述第一掩码寄存器用于存储具有多个掩码元素的掩码；

解码单元，用于解码指令，所述指令具有第一字段以指定所述第一向量寄存器，具有第二字段以指定所述第二向量寄存器，并具有第三字段以指定所述第一掩码寄存器；以及

浮点执行单元，其与所述解码单元耦合，并与所述多个向量寄存器耦合，所述浮点执行单元用于，响应于对所述指令的解码，将具有多个结果数据元素的结果存储在所述第一向量寄存器中，每个结果数据元素是64位双精度结果浮点数据元素,每个结果数据元素对应于所述第一源向量中的不同的64位双精度浮点数据元素、所述第二源向量中的不同的64位数据元素和所述掩码中的在同一相对位置的不同掩码元素，

每个其对应掩码元素具有第一值的结果数据元素将表示所述第一源向量中的对应64位双精度浮点数据元素乘以二的整数次幂，该整数从所述第二源向量中确定，并且

每个其对应掩码元素具有第二值的结果数据元素将包括来自所述第一源向量的对应64位双精度浮点数据元素。

2.如权利要求1所述的处理器，还包括控制寄存器以存储舍入模式，并且其中所述浮点执行单元，响应于对所述指令的解码，还用于根据所述舍入模式来舍入所述结果数据元素。

3.如权利要求1所述的处理器，其特征在于，当所述第一源向量的64位双精度浮点数据元素为非数(NaN)时，对应的结果数据元素为NaN。

4.如权利要求1所述的处理器，其特征在于，所述指令还包括数据元素宽度字段，用于指示所述第一源向量的64位双精度浮点数据元素的宽度。

5.如权利要求1所述的处理器，其特征在于，所述多个掩码寄存器包括八个掩码寄存器。

6.如权利要求1所述的处理器，其特征在于，所述第一向量寄存器包括512位。

7.如权利要求1所述的处理器，还包括：

L1高速缓存；以及

L2高速缓存。

8.如权利要求1所述的处理器，其特征在于，所述处理器是精简指令集计算(RISC)处理器。

9.如权利要求1所述的处理器，其特征在于，所述解码单元和所述浮点执行单元被包括在无序核中，并且其中所述无序核包括重排序缓冲器(ROB)。

10.一种由处理器执行的方法，该方法包括：

在多个向量寄存器中存储数据，包括在第一向量寄存器中存储具有至少四个64位双精度浮点数据元素的第一源向量，以及在第二向量寄存器中存储具有至少四个64位数据元素的第二源向量；

在多个掩码寄存器中存储数据，包括在第一掩码寄存器中存储具有多个掩码元素的掩码；

解码指令，所述指令具有指定所述第一向量寄存器的第一字段，指定所述第二向量寄存器的第二字段，以及指定所述第一掩码寄存器的第三字段；以及

响应于对所述指令的解码，将具有多个结果数据元素的结果存储在所述第一向量寄存器中，每个结果数据元素是64位双精度结果浮点数据元素，每个结果数据元素对应于所述第一源向量中的不同的64位双精度浮点数据元素、所述第二源向量中的不同的64位数据元素和所述掩码中的在同一相对位置的不同掩码元素，

每个其对应掩码元素具有第一值的结果数据元素表示所述第一源向量中的对应64位双精度浮点数据元素乘以二的整数次幂，该整数从所述第二源向量中确定，并且

每个其对应掩码元素具有第二值的结果数据元素包括来自所述第一源向量的对应64位双精度浮点数据元素。