[发明专利]一种适用于低功耗模数转换器的时序控制电路

权利要求书

1.一种适用于低功耗模数转换器的时序控制电路，包括，判断逻辑单元、置位控制逻辑单元、动态锁存比较器，其特征在于，

所述判断逻辑单元，其接收所述动态锁存比较器输出的比较输出信号，判断其是否有效，并将判断结果输出到所述置位控制逻辑单元；

所述置位控制逻辑单元，其根据判断逻辑单元的判断结果，从高位到低位的依次置位，将采样信号输出到SAR-ADC的电容阵列和开关逻辑阵列；

所述动态锁存比较器，其接收时钟信号，将比较输出信号输出到所述判断逻辑单元。

2.根据权利要求1所述的适用于低功耗模数转换器的时序控制电路，其特征在于，所述置位控制逻辑单元的每位置位的同时，所述动态锁存比较器都进行比较，判断采样结束时刻，并将比较输出信号输出到所述判断逻辑单元。

3.根据权利要求1所述的适用于低功耗模数转换器的时序控制电路，其特征在于，所述控制逻辑单元，包括多个寄存器，以及采样发生器，其控制逻辑采用同步结构；当SAMPLE为高电平时，开关导通，低电平时，开关关闭。

4.根据权利要求1所述的适用于低功耗模数转换器的时序控制电路，其特征在于，所述控制逻辑单元，在在采样阶段，第九寄存器置1，第一至第八寄存器清0；每当下一次时钟信号有低电平转高电平时，寄存器中“1”右移，同时产生输出信号为所述动态锁存比较器输出寄存提供时序，保存比较结果。

5.根据权利要求1所述的适用于低功耗模数转换器的时序控制电路，其特征在于，所述动态锁存比较器，包括，第一至第四NMOS管、第一至第三PMOS管，以及与非门，其中，

所述第一、第四NMOS管的栅极分别与CLK_COMP信号相连接；

所述第一至第四NMOS管；的源极接地；

所述第一、第二NMOS管的漏极、第一PMOS管的漏极，以及所述第三NMOS管的栅极相连接；

所述第三、第四NMOS管的漏极、第二PMOS管的漏极，以及所述第二NMOS管的栅极相连接；

所述第一PMOS管的栅极与V_INP相连接；所述第二PMOS管的栅极与V_INN相连接；

所述第一、第二PMOS管的源极、第三PMOS管的漏极相连接；所述第三PMOS管的栅极与CLK_COMP信号相连接，源极连接电源。

6.根据权利要求5所述的适用于低功耗模数转换器的时序控制电路，其特征在于，所述动态锁存比较器，当时钟信号CLK_COMP为高电平时，所述动态锁存比较器处于重置状态，V_ON和V_OP都为低电平，输出不改变；当CLK_COMP为低电平时，所述动态锁存比较器处于工作状态，V_ON和V_OP中之一为高电平， V_OUT和V_OP保持一致。