[发明专利]一种驱动电路在审
| 申请号： | 201810443743.4 | 申请日： | 2018-05-10 |
| 公开（公告）号： | CN108630163A | 公开（公告）日： | 2018-10-09 |
| 发明（设计）人： | 川岛进吾;李光 | 申请（专利权）人： | 武汉华星光电半导体显示技术有限公司 |
| 主分类号： | G09G3/36 | 分类号： | G09G3/36 |
| 代理公司： | 深圳翼盛智成知识产权事务所(普通合伙) 44300 | 代理人： | 黄威 |
| 地址： | 430079 湖北省武汉市东湖新技术*** | 国省代码： | 湖北;42 |
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| 摘要： | |||
| 搜索关键词： | 控制模块 液晶显示面板 驱动电路 简化驱动电路 复位模块 输出模块 输入模块 保证 | ||
1.一种驱动电路，其特征在于，包括：输入模块、第一控制模块、第二控制模块、第三控制模块、输出模块和复位模块；
所述输入模块连接级传信号输入端、第一时钟信号端、低电平端、第一节点和第三节点，用于在所述第一时钟信号端的第一时钟信号的控制下，将所述第一节点的电压与所述低电平端的电压拉齐，以及将所述第三节点的电压与所述级传信号端的电压拉齐；
所述第一控制模块连接所述第三节点、第四节点和第二时钟信号端，用于在所述第三节点的电压的控制下，将所述第四节点的电压与所述第二时钟信号端的电压拉齐；
所述第二控制模块连接所述第四节点、所述第一节点和高电平端，用于在所述第四节点的电压的控制下，将所述第一节点的电压与所述高电平端的电压拉齐；
所述第三控制模块连接所述低电平端、所述第三节点和第二节点，用于在所述低电平端的电压的控制下，将所述第二节点的电压与所述第三节点的电压拉齐；
所述输出模块连接所述第二节点、所述第二时钟信号端和输出信号端，用于在所述第二节点的电压的控制下，将所述第二时钟信号端的第二时钟信号在所述输出信号端输出；
所述复位模块连接所述第一节点、所述高电平端和所述输出信号端，用于在所述第一节点的电压的控制下，将所述输出信号端的电压与所述高电平端的电压拉齐。
2.根据权利要求1所述的驱动电路，其特征在于，所述输入模块包括：第一晶体管和第二晶体管；
所述第一晶体管的第一端连接低电平端，所述第一晶体管的第二端连接第一节点，所述第一晶体管的栅极连接第一时钟信号端；
所述第二晶体管的第一端连接级传信号端，所述第二晶体管的第二端连接第三节点，所述第二晶体管的栅极连接所述第一时钟信号端。
3.根据权利要求1所述的驱动电路，其特征在于，所述第一控制模块包括：第三晶体管；
所述第三晶体管的第一端连接第二时钟信号端，所述第三晶体管的第二端连接第四节点，所述第三晶体管的栅极连接所述第三节点。
4.根据权利要求1所述的驱动电路，其特征在于，所述第二控制模块包括：第四晶体管和第一电容；
所述第四晶体管的第一端连接高电平端，所述第四晶体管的第二端连接所述第一节点，所述第四晶体管的栅极连接所述第四节点；
所述第一电容的第一极连接所述高电平端，所述第一电容的第二极连接所述第四节点。
5.根据权利要求4所述的驱动电路，其特征在于，所述第一电容为可调电容。
6.根据权利要求1所述的驱动电路，其特征在于，所述第三控制模块包括：第五晶体管；
所述第五晶体管的第一端连接所述第三节点，所述第五晶体管的第二端连接第二节点，所述第五晶体管的栅极连接所述低电平端。
7.根据权利要求1所述的驱动电路，其特征在于，所述输出模块包括：第六晶体管和第三电容；
所述第六晶体管的第一端连接所述第二时钟信号端，所述第六晶体管的第二端连接输出信号端，所述第六晶体管的栅极连接所述第二节点；
所述第三电容的第一极连接所述第二节点，所述第三电容的第二极连接所述输出信号端。
8.根据权利要求1所述的驱动电路，其特征在于，所述复位模块包括：第七晶体管和第二电容；
所述第七晶体管的第一端连接所述高电平端，所述第七晶体管的第二端连接所述输出信号端，所述第七晶体管的栅极连接所述第一节点；
所述第二电容的第一极连接所述高电平端，所述第二电容的第二极连接所述第一节点。
9.根据权利要求2-7任一项所述的驱动电路，其特征在于，各个晶体管均为为PMOS管。
10.一种驱动电路，其特征在于，包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第一电容、第二电容和第三电容；
所述第一晶体管的第一端连接低电平端，所述第一晶体管的第二端连接第一节点，所述第一晶体管的栅极连接第一时钟信号端；
所述第二晶体管的第一端连接级传信号端，所述第二晶体管的第二端连接第三节点，所述第二晶体管的栅极连接所述第一时钟信号端；
所述第三晶体管的第一端连接第二时钟信号端，所述第三晶体管的第二端连接第四节点，所述第三晶体管的栅极连接所述第三节点；
所述第四晶体管的第一端连接高电平端，所述第四晶体管的第二端连接所述第一节点，所述第四晶体管的栅极连接所述第四节点；
所述第一电容的第一极连接所述高电平端，所述第一电容的第二极连接所述第四节点；
所述第五晶体管的第一端连接所述第三节点，所述第五晶体管的第二端连接第二节点，所述第五晶体管的栅极连接所述低电平端；
所述第六晶体管的第一端连接所述第二时钟信号端，所述第六晶体管的第二端连接输出信号端，所述第六晶体管的栅极连接所述第二节点；
所述第三电容的第一极连接所述第二节点，所述第三电容的第二极连接所述输出信号端；
所述第七晶体管的第一端连接所述高电平端，所述第七晶体管的第二端连接所述输出信号端，所述第七晶体管的栅极连接所述第一节点；
所述第二电容的第一极连接所述高电平端，所述第二电容的第二极连接所述第一节点。
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