[发明专利]基于以沉积的非晶半导体材料为基础形成的晶体半导体材料的技术和相关半导体器件

说明书

本发明涉及基于以沉积的非晶半导体材料为基础形成的晶体半导体材料的技术和相关半导体器件。公开了一种以非常薄的半导体基底材料和沉积在其上的非晶半导体材料为基础来形成晶体半导体材料的方法。可以通过使用例如在380nm以下的适当的辐射波长来应用基于辐射的退火工艺技术，以便有效地将能量沉积限制到表面附近区域。可以可靠地保留半导体基底材料的固态和晶体底部，从而实现覆盖材料部分的结晶化，特别是先前沉积的非晶半导体材料的结晶化。完全耗尽的SOI晶体管元件的非常薄的沟道区域可以用作半导体基底材料，在该基底材料上在稍后的制造阶段中可以形成升高的漏极和源极区域，从而基本上避免任何工艺不规则性，其通常与在非常薄的半导体基底材料上的半导体材料的外延生长相关。

技术领域

通常，本公开涉及其中诸如硅的晶体半导体材料可用在关键器件区域中的技术和相关半导体器件，该关键器件区域诸如为复杂晶体管元件的沟道区域以及漏极和源极区域。

背景技术

已在半导体器件领域取得了重大进展，这主要由于诸如晶体管元件等的基本部件的临界尺寸的不断减小。特别地，晶体管元件的缩放使能制造高度复杂的电子器件，因为可以在给定横向尺寸的单个半导体芯片内实现越来越多的功能。特别地，复杂的CMOS技术为开发强大且成本效益的半导体产品做出了重大贡献。在CMOS技术中，以互补晶体管元件，即，以不同导电类型的场效应晶体管为基础形成诸如反相器和/或NAND门等的基本逻辑元件，其提供了基于极度降低的静态损耗的逻辑状态，从而使这些互补晶体管元件对于复杂的控制电路来说非常有利。

基本上，场效应晶体管可以具有沟道区域，该沟道区域的导电性可以基于控制电压被适当地控制，以便在沟道区域中建立期望的电场，这进而可以调制电荷载流子的存在，从而也适当地修改沟道区域的导电性。因此，可以在典型地被称为漏极和源极端子或漏极和源极区域的相应的晶体管端子之间建立或多或少的导电电流路径，从而实现各种功能，例如，通过将信号节点连接到诸如电源电压和地的相应的参考电压来建立不同的电压状态。典型地基于所谓的“栅电极结构”施加用于调制沟道区域的导电性的适当的控制电压，该“栅电极结构”包括连接到沟道区域的电介质材料，接着是电极材料，该电极材料进而可以连接到适当的控制电压源，诸如地、电源电压等。因此，沟道区域的导电状态的调制可以通过电容性耦合来实现，从而基本上避免或者至少显著地减小漏极和源极区域与栅电极结构之间的任何电流流动，除了对在栅电极结构与漏极和源极区域之间形成的相应电容充电之外。

在稳定地减小复杂场效应晶体管的尺寸，从而有助于增加任何此类晶体管元件的操作速度以及降低该任何此类晶体管元件的功耗之后，必须解决许多技术挑战以稳定地提高复杂半导体器件的整体性能。例如，在包括可能与诸如RF(射频)能力、功率应用等的其他功能结合的强大控制电路的复杂半导体器件中，例如基于平面架构设计的小信号晶体管，栅极长度并因此为在相应的漏极和源极区域之间形成的沟道区域的长度可以具有约30nm甚至更小的尺寸。当基于平面架构设计晶体管元件并要求尺寸减小时，结合总体减小的横向尺寸，可能必须考虑其他标准以实现降低的功耗和高性能。

例如，在复杂的应用中，可以经常使用所谓的SOI(硅或绝缘体上半导体)架构，其中沟道区域以及漏极和源极区域可以形成在绝缘层上，该绝缘层经常被称作掩埋绝缘层，以便实现晶体管体区域(即，沟道区域以及漏极和源极区域)与任何下伏的衬底区域的完全隔离，从而显著减小寄生电容并由此使能提高相应的晶体管元件的操作速度。此外，在这种情况下，当将对应的控制电压施加到沟道区域时，通过基本上避免沟道区域中存在任何电荷载流子，甚至可以进一步增强这种晶体管的性能，这也被称为对应的晶体管元件的完全耗尽的状态。然而，复杂晶体管元件的沟道区域的完全耗尽的配置可能需要具有例如15nm以及甚至更小的厚度的非常薄的半导体材料，诸如晶体硅材料，其中这样的薄半导体基底材料层典型地可以通过复杂的晶片接合技术等来形成。另一方面，在非常薄的半导体基底材料的基础上形成可能需要高导电性并因此需要与高导电接触区域结合的高掺杂浓度的漏极和源极区域是非常难实现的，由此需要额外的措施，诸如在先进制造阶段中的外延生长技术，以提供可以原位掺杂并且可以提供所需高度并因此提供工艺公差的升高的漏极和源极区域，以便接收高导电含金属的接触区域，诸如金属硅化物区域。