[发明专利]微处理器加速的代码优化器

说明书

本发明涉及微处理器加速的代码优化器。一种用于加速微处理器的代码优化的方法。该方法包括使用指令提取部件来提取传入的微指令序列并且向解码部件传送所提取的宏指令用于解码成微指令。通过将微指令序列重排序成包括多个依赖代码组的优化的微指令序列来执行优化处理。向微处理器流水线输出优化的微指令序列用于执行。优化的微指令序列的副本存储到序列高速缓存中，用于在后续命中优化的微指令序列时的后续使用。

本发明专利申请是国际申请号为PCT/US2011/061957，国际申请日为2011年11月22日，进入中国国家阶段的申请号为201180076248.0，名称为“微处理器加速的代码优化器”的发明专利申请的分案申请。

有关申请的交叉引用

本申请与Mohammad A.Abdallah提交于2010年1月5日、名称为APPARATUS ANDMETHOD FOR PROCESSING COMPLEX INSTRUCTION FORMATS IN A MULTITHREADEDARCHITECTURE SUPPORTING VARIOUS CONTEXT SWITCH MODES AND VIRTUALIZATIONSCHEMES的共同未决、共同转让的美国专利申请第2010/0161948号有关，并且将其完全结合于此。

本申请与Mohammad A.Abdallah提交于2008年12月19日、名称为APPARATUS ANDMETHOD FOR PROCESSING AN INSTRUCTION MATRIX SPECIFYING PARALLEL IN DEPENDENTOPERATIONS的共同未决、共同转让的美国专利申请第2009/0113170号有关，并且将其完全结合于此。

本申请与Mohammad A.Abdallah提交于2010年9月17日、名称为SINGLE CYCLEMULTI-BRANCH PREDICTION INCLUDING SHADOW CACHE FOR EARLY FAR BRANCHPREDICTION共同未决、共同转让的美国专利申请第61/384,198号有关，并且将其完全结合于此。

本申请与Mohammad A.Abdallah提交于2011年3月25日、名称为EXECUTINGINSTRUCTION SEQUENCE CODE BLOCKS BY USING VIRTUAL CORES INSTANTIATED BYPARTITIONABLE ENGINES的共同未决、共同转让的美国专利申请第61/467,944号有关，并且将其完全结合于此。

技术领域

本发明总体上涉及数字计算机系统、更具体地涉及一种用于选择包括指令序列的指令的系统和方法。

背景技术

要求处理器处置相互依赖的多个任务或者完全独立的多个任务。这样的处理器的内部状态通常由可以在每个特定程序执行瞬间保持不同值的寄存器构成。在每个程序执行瞬间，内部状态映像被称为处理器的架构状态。

在切换代码执行以运行另一函数(例如另一线程、进程或者程序)时，必须保存机器/处理器的状态，从而新函数可以利用内部寄存器以构建它的新状态。一旦终止新函数，然后可以丢弃它的状态，并且将恢复先前上下文的状态并且执行重建。这样的切换过程被称为上下文切换并且尤其对于运用大量(例如64、128、256个)寄存器和/或无序执行的现代架构通常包括数十或者数百个周期。

在线程认知硬件架构中，对于硬件通常支持用于有限数目的由硬件支持的线程的多个上下文状态。在这一情况下，硬件重复用于每个支持的线程的所有架构状态元件。这消除对于在执行新线程时的上下文切换的需要。然而这仍然具有多个缺点、即为在硬件中支持的每个附加线程重复所有架构状态元件(即寄存器)的面积、功率和复杂性。此外，如果软件线程数目超过显式支持的硬件线程的数目，则仍然必须执行上下文切换。