[发明专利]半导体器件栅极间隔件结构及其方法

说明书

一种半导体器件包括：衬底，具有沟道区；栅极堆叠件，位于沟道区上方；密封间隔件，覆盖栅极堆叠件的侧壁，密封间隔件包括氮化硅；栅极间隔件，覆盖密封间隔件的侧壁，栅极间隔件包括氧化硅，栅极间隔件具有第一垂直部分和第一水平部分；以及第一介电层，覆盖栅极间隔件的侧壁，第一介电层包括氮化硅。本发明的实施例还涉及半导体器件栅极间隔件结构及其方法。

技术领域

本发明的实施例涉及半导体器件栅极间隔件结构及其方法。

背景技术

半导体集成电路(IC)产业经历了指数式的发展。IC材料和设计的技术进步产生了多代IC，其中，每一代都具有比先前一代更小且更复杂的电路。在IC演进的过程中，功能密度(即，单位芯片面积中的互连器件的数量)通常已经增加，同时几何尺寸(即，可使用制造工艺创建的最小组件(或线))却已减小。这种按比例缩小通常通过增加生产效率和降低相关成本来提供很多益处。这种按比例缩小也增加了处理和制造IC的复杂性，并且为了实现这些进步，需要IC处理和制造的类似发展。

例如，为了增加开关速度、降低开关功率损耗和/或降低晶体管的耦合噪声，通常期望降低场效应晶体管的部件之间的寄生电容，诸如栅极结构与源极/漏极接触件之间的电容。已经提出了用作围绕栅极结构的绝缘材料的某些低k材料，以提供较低的介电常数(或相对介电常数)并降低寄生电容。然而，随着半导体技术发展至更小的几何结构，栅极结构与源极/漏极接触件之间的距离进一步减小，导致仍然存在大的寄生电容。因此，虽然晶体管形成的现有方法通常对于其预期目的已经足够，但它们不是在所有方面都完全令人满意。

发明内容

本发明的实施例提供了一种半导体器件，包括：衬底，具有沟道区；栅极堆叠件，位于所述沟道区上方；密封间隔件，覆盖所述栅极堆叠件的侧壁，所述密封间隔件包括氮化硅；栅极间隔件，覆盖所述密封间隔件的侧壁，所述栅极间隔件包括氧化硅，所述栅极间隔件具有第一垂直部分和第一水平部分；以及第一介电层，覆盖所述栅极间隔件的侧壁，所述第一介电层包括氮化硅。

本发明的另一实施例提供了一种半导体器件，包括：衬底，具有源极/漏极(S/D)区域和介于源极/漏极区域之间的沟道区；栅极堆叠件，位于所述沟道区上方；介电层，覆盖所述栅极堆叠件的侧壁，所述介电层包括氮化物；间隔件层，覆盖所述介电层的侧壁，所述间隔件层包括氧化物，其中，所述间隔件层的侧壁包括上侧壁、水平表面和下侧壁，从而形成台阶轮廓；以及接触蚀刻停止(CES)层，覆盖所述间隔件层的侧壁，所述接触蚀刻停止层包括氮化物。

本发明的又一实施例提供了一种形成半导体器件的方法，包括：在衬底上方形成栅极结构；形成覆盖所述栅极结构的密封间隔件；通过原子层沉积(ALD)工艺形成覆盖所述密封间隔件的栅极间隔件，所述栅极间隔件具有第一垂直部分和第一水平部分；形成覆盖所述栅极间隔件的硬掩模层，所述硬掩模层具有第二垂直部分和第二水平部分；去除所述硬掩模层的所述第二水平部分以及位于所述硬掩模层的所述第二水平部分下方的所述栅极间隔件的所述第一水平部分的一部分；以及形成覆盖栅极间隔件的接触蚀刻停止(CES)层。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1A、图1B和图1C示出了根据本公开的各个方面的形成半导体器件的方法的流程图。

图2、图3、图4、图5、图6、图7、图8、图9、图10、图11、图12、图13、图14、图15、图16和图17是根据一些实施例的根据图1A、图1B和图1C的方法的制造工艺期间的半导体器件的一部分的截面图。

具体实施方式