[发明专利]一种进入芯片测试模式的电路及其控制方法

权利要求书

1.一种进入芯片测试模式的电路，属于待测芯片自身的一部分，该芯片包括一个复位输入端、一个测试模式使能输入端、一个测试模式指示信号输出端及一个芯片内部的上电复位信号端，其特征在于，所述电路包括：

上电组合逻辑模块，用于接收所述测试模式使能输入端和所述上电复位信号端的信号来启动芯片测试模式，让计数译码逻辑模块开始工作；

计数译码逻辑模块，用于使用所述复位输入端的信号控制进入不同的芯片测试模式，并将待测芯片固定在扫描链测试模式，使用测试模式指示信号输出端的信号确定芯片测试模式的状态，其中所述扫描链测试模式是一种芯片测试模式；

所述计数译码逻辑模块包括n+5个级连的触发器和一个或非门组成的移位计数器，一个或门以及第二多路选择器；所述移位计数器的第n+5级触发器的数据输入端与所述第二多路选择器的输出端连接，所述第二多路选择器的第一输入端与所述移位计数器的第n+4级触发器的输出端连接，所述第二多路选择器的第二输入端同时与所述移位计数器的第n+5级触发器的输出端和所述第二多路选择器的选择端连接；

所述移位计数器的大于4的奇数级的触发器的输出端分别与所述或门对应的输入端连接，该或门的输出端与所述测试模式指示信号输出端连接；

其中，n为大于或等于0的偶数。

2.根据权利要求1所述电路，其特征在于，所述上电组合逻辑模块包括第一多路选择器和一个与门；所述移位计数器的使能端与所述与门的输出端连接，该所述与门的第一输入端与所述上电复位信号端连接，其第二输入端与所述第一多路选择器的输出端连接；所述第一多路选择器的第一输入端与所述测试模式使能输入端连接，其第二输入端始终保持高电平信号，其选择端与所述移位计数器的第n+5级触发器的输出端连接。

3.根据权利要求1所述电路，其特征在于，所述移位计数器的第一级触发器的数据输入端连接到一个或非门的输出端，该或非门的n+5个输入端分别与所述移位计数器的n+5个级连的触发器的输出端相连；

所述移位计数器的n+5个级连的触发器的时钟端都与所述复位输入端连接。

4.根据权利要求1所述电路，其特征在于，所述计数译码逻辑模块进入所述扫描链测试模式后，所述移位计数器的第n+5级触发器的输出端信号在所述芯片内部的上电复位信号端为高电平的情况下，保持高电平不变。

5.一种进入芯片测试模式的控制方法，该控制方法基于权利要求1所述电路，其特征在于，所述控制方法包括：

当待测芯片内部的所述上电复位信号端上电复位完成，所述上电组合逻辑模块通过所述测试模式使能输入端引入高电平，芯片测试模式使能有效；

所述芯片测试模式使能有效后，所述计数译码模块通过所述复位输入端每接收预设数量的下降沿信号，控制该模块译码出测试模式使能信号，根据译码的芯片测试模式使能信号控制待测芯片进入相应的芯片测试模式。

6.根据权利要求5所述控制方法，其特征在于，所述芯片测试模式使能有效是由所述上电复位信号端和所述测试模式使能输入端的信号在所述上电组合逻辑模块中通过逻辑与的方式完成的。

7.根据权利要求5所述控制方法，其特征在于，所述芯片测试模式使能有效后，控制该模块译码出芯片测试模式使能信号前，所述计数译码模块通过所述复位输入端接收4个的下降沿信号。

8.根据权利要求5所述控制方法，其特征在于，所述预设数量是2。

9.根据权利要求5所述控制方法，其特征在于，所述控制方法还包括，退出所述芯片测试模式的方法包括，

待测芯片进入当前所述芯片测试模式后，所述计数译码模块通过所述复位输入端接收一个下降沿信号，待测芯片退出当前所述芯片测试模式；

当待测芯片已经进入所述芯片测试模式并正在进行测试，通过输入低电平到所述测试模式使能输入端，待测芯片退出所述芯片测试模式。