[发明专利]时钟控制的施密特触发器及其在锁存器中的应用在审
申请号: | 201810471580.0 | 申请日: | 2018-05-17 |
公开(公告)号: | CN108649929A | 公开(公告)日: | 2018-10-12 |
发明(设计)人: | 蒋建伟 | 申请(专利权)人: | 上海华虹宏力半导体制造有限公司 |
主分类号: | H03K3/3565 | 分类号: | H03K3/3565;H03K3/013 |
代理公司: | 上海浦一知识产权代理有限公司 31211 | 代理人: | 戴广志 |
地址: | 201203 上海市浦东*** | 国省代码: | 上海;31 |
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摘要: | |||
搜索关键词: | 晶体管 漏极 施密特触发器 源极 时钟控制 源极连接 栅极输入 输入端 锁存器 源极接地 栅极连接 接地 过滤 应用 | ||
1.一种时钟控制的施密特触发器,其特征在于:由四个PMOS晶体管和四个NMOS晶体管组成;
第一PMOS晶体管的源极与电源电压端VDD相连接,其栅极输入信号CLKB,其漏极与第二PMOS晶体管的源极相连接;
第二PMOS晶体管的漏极与第三PMOS晶体管的源极和第四PMOS晶体管的源极相连接,,第四PMOS晶体管的漏极接地;
第三PMOS晶体管的漏极与第三NMOS晶体管的漏极、第四PMOS晶体管的栅极和第四NMOS晶体管的栅极相连接,且其连接的节点作为施密特触发器的输出端Vo;
第三NMOS晶体管的源极与第二NMOS晶体管的漏极和第四NMOS晶体管的源极相连接,第四NMOS晶体管的漏极与电源电压端VDD相连接;
第二NMOS晶体管的源极与第一NMOS晶体管的漏极相连接,第一NMOS晶体管的栅极输入时钟信号CLK,第一NMOS晶体管的源极接地;
第二PMOS晶体管的栅极、第三PMOS晶体管的栅极、第三NMOS晶体管的栅极和第二NMOS晶体管的栅极作为施密特触发器的输入端VI;
其中,信号CLKB为时钟信号CLK经过一级反相器反相后得到的信号。
2.如权利要求1所述的施密特触发器,其特征在于:当时钟信号CLK逻辑值为0时,信号CLKB逻辑值为1,第一NMOS晶体管和第一PMOS晶体管截止,电路关断。
3.如权利要求1或2所述的施密特触发器,其特征在于:当时钟信号CLK逻辑值为1时,信号CLKB逻辑值为0,第一NMOS晶体管和第一PMOS晶体管导通,电路开启。
4.如权利要求1所述的施密特触发器,其特征在于:输入信号VI从0扫到VDD,当输入从0扫到VT+之前,电路的输出V0始终为高电平,当超过VT+后,V0被快速拉到低电平0;其中,VT+为施密特触发器滞回电压传输曲线的上阈值边界。
5.如权利要求1或4所述的施密特触发器,其特征在于:输入信号VI从VDD扫到0,当输入从VDD扫到VT-之前,电路的输出V0始终为低电平,当超过VT-后,V0被快速拉到高电平1;其中,VT-为施密特触发器滞回电压传输曲线的下阈值边界。
6.一种权利要求1-5任一所述的时钟控制的施密特触发器应用于锁存器中。
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