[发明专利]高基数子集代码乘法器架构

说明书

提供了用于增强软乘法器实现方式的性能/效率的系统、方法和设备。更具体地，提供了用于利用高基数子集代码架构来实现软乘法器的方法。本文提供的技术实现了更小的乘法器，其占用更小的面积、改进封装、消耗更少的功率、并且改进集成电路上的路由选择。

相关申请的交叉引用

本申请是要求于2017年6月20日提交的题为“High Radix Subset CodeMultiplier Architecture”的美国临时专利申请第62/522,546号的优先权的非临时申请，该申请通过引用并入本文。

技术领域

本公开一般地涉及集成电路，诸如现场可编程门阵列(FPGA)。更具体地，本公开涉及在集成电路(例如，FPGA)上实现的软乘法器逻辑。

背景技术

该部分旨在向读者介绍可以与本公开内容的各个方面有关的领域的各个方面，本公开内容将在下文进行说明和/或要求保护。本论述被认为有助于向读者提供用于促进本公开的各个方面的更佳理解的背景信息。因此，应当理解的是，这些陈述应从这个角度来理解，而不承认为现有技术。

机器学习正变为越来越重要的应用领域。例如，机器学习可用在自然语言处理、对象识别、生物信息学和经济性以及其它领域和应用。因此，跨越包括FPGA、专用标准产品(ASSP)、专用集成电路(ASIC)、中央处理单元(CPU)、图形处理单元(GPU)等在内的不同类型的平台的改进的机器学习实现方式可能是需要的。

在机器学习中所涉及的很多计算都是基于推论的，不管平台如何。也即，机器学习中所涉及的系统可基于先前可用数据来进行预测。因此，为了更快且更高效地运行，系统可依赖于许多低精度(即，定点)计算，而不是依赖于较慢的、全精度(即，浮点)计算。因此，更小的、更高效的乘法器已经成为执行机器学习所涉及的运算的一部分。

现代的FPGA架构可以包含软乘法器，它们是利用大的内部存储器I/O带宽来增加可用乘法器数量的基于存储器的乘法器。然而，不幸的是，软乘法器使用可能非常昂贵。软乘法器会消耗集成电路的很大的面积、功率、路由和/或包装资源，并且因此，它们在用于机器学习应用时并不那么高效。

发明内容

下文阐述本文公开的一些实施例的概要。应当理解的是，这些方面仅为了向读者提供这些实施例的简要概述而提供，并且这些方面不旨在限制本公开内容的范围。事实上，该公开内容可以涵盖下文没有阐述的各个方面。

本实施例涉及用于增强软乘法器实现方式的性能/效率的系统、方法和设备。具体地，提供了一种用于将高Booth基数8子集编码映射到单级FPGA逻辑的方法。

本文提供的技术实现了可以占用集成电路上的更小面积的较小的乘法器。此外，对于高密度电路而言封装可以更好。此外，使用公开的技术，软乘法器可以封装到单级逻辑上，可以利用较小的面积，并且可以具有更低的延迟。此外，这些软乘法器的功耗可以降低，并且可路由性可以得到显著提高。

关于本公开内容的各个方面可能存在上文所述的特征的各种细化。另外的特征也可以并入这些各个方面中。这些细化和附加的特征可以单独地或以任何组合存在。例如，下文关于所示实施例中的一个或多个描述的各个特征可以单独地或以任意组合并入本发明的上述方面的任一方面中。再次，上述呈现的简要概述仅意在使读者熟悉本公开内容的实施例的某些方面和背景，而不限制所要求保护的主题。

附图说明

在阅读下文的具体实施方式并且参考附图时，可以更好地理解本公开内容的各个方面，在附图中：

图1是根据实施例的用于实现软乘法器的系统的框图；

图2是根据实施例的其中可以实现软乘法器的集成电路的框图；

图3是根据实施例的根据公开的技术进行优化的Nx3乘法器的框图；