[发明专利]晶片级芯片尺寸封装结构

说明书

本发明公开一种晶片级芯片尺寸封装结构，包括：影像感测芯片以及芯片。影像感测芯片包括第一重分布层，其中第一重分布层包含导线与导电衬垫，导电衬垫形成于导线上，且导电衬垫露出于第一重分布层的表面。芯片包括第二重分布层，其中第二重分布层包含导线与导电衬垫，导电衬垫形成于导线上，且导电衬垫露出于第二重分布层的表面。芯片的面积小于影像感测芯片的面积，且芯片通过第二重分布层与影像感测芯片的第一重分布层接合。

技术领域

本发明涉及一种晶片级芯片尺寸封装(WLCSP)结构。

背景技术

传统影像感测模块的封装制作工艺是以打线封装、或是芯片尺寸封装(CSP)为主。对于整体影像感测模块系统来说，尚需借助存储器芯片与控制芯片来进行数据的存取与控制，因此，影像感测器、存储器芯片与控制芯片通常会组装、整合至系统板上，而存储器芯片、控制芯片与影像感测器间的沟通即通过此系统板来进行。

近来，由于影像感测器制作工艺的革新与像素的大幅提升，增加了巨量数据存取与控制的需求。对于传统的系统整合方式，实已不足以应对市场趋势。因此，有业者开发出将影像感测器/存储器芯片/逻辑芯片等不同种类的晶片以晶片对晶片(wafer to wafer)的方式加以整合的组装技术，将三种元件集成于一，可大幅提升电传输与元件反应的速率。然而，此种技术仍有其瓶颈，要做到晶片对晶片接合的组装技术，就目前而言，仅能适用于小型感测器。原因是虽存储器芯片/逻辑芯片的芯片间距可以尽可能配合影像感测器的间距而做调整，然而，当感测器面积持续增大时，存储器芯片/逻辑芯片的芯片间距势必随之扩大，此时，单位晶片面积中的存储器芯片/逻辑芯片的数量就会减少，结果将使得整体晶片的成本大幅上升。

因此，开发一种低成本、高电传输速率、且适用于中、大型感测器制作的芯片尺寸封装(CSP)结构是众所期待的。

发明内容

根据本发明的一实施例，提供一种晶片级芯片尺寸封装结构，包括：影像感测芯片，包括第一重分布层，其中该第一重分布层包含导线与导电衬垫，该导电衬垫形成于该导线上，且该导电衬垫露出于该第一重分布层的表面；以及芯片，包括第二重分布层，其中该第二重分布层包含导线与导电衬垫，该导电衬垫形成于该导线上，且该导电衬垫露出于该第二重分布层的表面，其中该芯片的面积小于该影像感测芯片的面积，且该芯片通过该第二重分布层与该影像感测芯片的该第一重分布层接合。

根据本发明的一实施例，提供一种晶片级芯片尺寸封装结构，包括：第一芯片，包括第一重分布层，其中该第一重分布层包含导线与导电衬垫，该导电衬垫形成于该导线上，且该导电衬垫露出于该第一重分布层的表面；以及第二芯片，包括第二重分布层，其中该第二重分布层包含导线与导电衬垫，该导电衬垫形成于该导线上，且该导电衬垫露出于该第二重分布层的表面，其中该第二芯片的面积小于该第一芯片的面积，且该第二芯片通过该第二重分布层与该第一芯片的该第一重分布层接合。

为让本发明能更明显易懂，下文特举一优选实施例，并配合所附的附图，作详细说明如下。

附图说明

图1为本发明的一实施例，一种晶片级芯片尺寸封装结构的剖面示意图；

图2为本发明的一实施例，一种晶片级芯片尺寸封装结构中晶片与芯片接合状态的剖面放大示意图；

图3为本发明的一实施例，一种晶片级芯片尺寸封装结构中晶片与芯片接合状态的剖面放大示意图；

图4为本发明的一实施例，一种晶片级芯片尺寸封装结构的剖面示意图；

图5为本发明的一实施例，一种晶片级芯片尺寸封装结构的剖面示意图；

图6为本发明的一实施例，一种晶片级芯片尺寸封装结构的剖面示意图；

图7为本发明的一实施例，一种晶片级芯片尺寸封装结构的剖面示意图；

图8为本发明的一实施例，一种晶片级芯片尺寸封装结构结合镜头模块的剖面示意图。