[发明专利]金属栅极的制造方法

说明书

本发明公开了一种金属栅极的制造方法，包括步骤：步骤一、形成多个伪栅结构，由第一侧墙和第二侧墙叠加组成侧墙，接触孔刻蚀停止层和层间膜；第二侧墙的材料的刻蚀速率和两侧的第一侧墙和接触孔刻蚀停止层的刻蚀速率不同。步骤二、自对准刻蚀去除第二侧墙并形成第一间隙。步骤三、淀积第三介质层填充第一间隙，利用第一间隙的顶部和底部的填充速率差异使第三介质层在第一间隙的顶部产生封口并在第一间隙的底部保留空隙从而形成间隙侧墙。步骤四、去除伪栅结构。步骤五、进行金属栅的金属沉积。步骤六、对金属栅的金属进行平坦化。本发明能形成间隙侧墙，能通过间隙侧墙降低侧墙的介电常数，从而能降低栅极寄生电容并提高器件的频率特性。

技术领域

本发明涉及一种半导体集成电路制造方法，特别是涉及一种金属栅极的制造方法。

背景技术

随着半导体技术的发展，先进逻辑芯片工艺已经达到28纳米节点以下的工艺制程。28纳米以下的工艺中，通常采用具有高介电常数栅介质层的金属栅，通常缩写为HKMG，其中HK表示高介电常数(HK)的栅介质层，MG表示金属栅。

HKMG的形成工艺中，通常需要采用到伪栅结构，伪栅结构通常采用由栅介质层如栅氧化层和多晶硅栅叠加而成的结构。利用伪栅结构形成组件如NMOS器件或PMOS器件的如源区、漏区、侧墙、接触孔刻蚀停止层(CESL)和第一层层间膜等工艺结构之后，再将伪栅结构去除，然后在伪栅结构去除的区域形成HKMG结构。HKMG结构的形成需要先形成高介电常数的栅介质层，再沉积金属层，之后对金属层进行化学机械研磨(CMP)平坦化。金属栅的金属通常采用铝。

如图1所示，是现有金属栅极的制造方法形成的金属栅极的结构图；在半导体衬底101表面形成多个伪栅结构，在各所述伪栅结构的侧面形成有侧墙103。在所述伪栅结构之间的所述侧墙103侧面和所述半导体衬底101表面形成接触孔刻蚀停止层104；在所述接触孔刻蚀停止层104表面形成有第一层层间膜，所述第一层层间膜将所述伪栅之间的区域完全填充且所述第一层层间膜的表面和所述接触孔刻蚀停止层104的表面都和各所述伪栅结构的表面相平。

之后，所述伪栅结构被去除，并在所述伪栅结构的去除区域填充金属栅102。

之后，形成第二层层间膜，所述第二层层间膜和所述第一层层间膜叠加成一个整体结构并在图1中用标记105表示。

在所述金属栅102的顶部以及位于所述金属栅102两侧的所述半导体衬底101表面的源区和漏区的顶部都形成由接触孔106，所述金属栅102顶部的接触孔106穿过所述第二层层间膜和所述金属栅102接触。所述源区顶部的接触孔106以及所述漏区顶部的接触孔106都穿过所述第二层层间膜和所述第一层层间膜。

如图1的虚线圈107所示，在所述金属栅103两侧的侧墙103通常采用氮化硅组成，氮化硅具有较大的介电常数，这会使得栅极结构的寄生电容增加，从而会影响器件的交流(AC)的频率性能。

发明内容

本发明所要解决的技术问题是提供一种金属栅极的制造方法，能降低栅极寄生电容，提高器件的频率特性。

为解决上述技术问题，本发明提供的金属栅极的制造方法包括如下步骤：

步骤一、在半导体衬底表面形成多个伪栅结构，在各所述伪栅结构的侧面依次形成第一侧墙和第二侧墙并由所述第一侧墙和所述第二侧墙叠加组成侧墙。

在所述伪栅结构之间的所述侧墙侧面和所述半导体衬底表面形成接触孔刻蚀停止层；在所述接触孔刻蚀停止层表面形成第一层层间膜，所述第一层层间膜将所述伪栅之间的区域完全填充且所述第一层层间膜的表面和所述接触孔刻蚀停止层的表面都和各所述伪栅结构的表面相平。

在横向上，所述第二侧墙位于所述第一侧墙和所述接触孔刻蚀停止层之间，所述第二侧墙的材料的刻蚀速率不同于所述第一侧墙的材料的刻蚀速率以及所述接触孔刻蚀停止层的材料的刻蚀速率。