[发明专利]一种编码方法及相关设备

说明书

本申请实施例公开了一种编码方法及相关设备，包括：接收长度为L的待编码的码块，其中，所述L为正整数；对所述待编码的码块进行编码得到前向纠错码FEC，其中，所述FEC码的有效信息长度K为所述L的最大质因数的整数倍，所述FEC码的总长度N为所述FEC码的纠错能力T的2倍与所述K之和。采用本申请实施例，可以保证FEC码字满足低时延和高增益的要求。

技术领域

本申请涉及网络技术领域，尤其涉及一种编码方法及相关设备。

背景技术

随着信息技术的发展，用户对信息的需求量越来越大，日益增长的信息需求使得互联接口的速率不断提升。例如外部设备互联(Peripheral Component InterconnectExpress，PCIE)，一种高速串行计算机扩展总线标准，接口速率从PCIE1.0时代开始，先后经历了2.5GT/s、5GT/s、8GT/s，再到最新发布的PCIE4.0的16GT/s。未来PCIE还将向32GT/s、56GT/s演进，传输速率的越来越高，链路的损耗也越来越大。另外，随着速率及处理能力的提升，中央处理器(Central Processing Unit，CPU)、图形处理器(Graphics ProcessingUnit，GPU)和现场可编程门阵列(Field-Programmable Gate Array，FPGA)等芯片的封装尺寸也变得越来越大，封装损耗也越来越高，且优化困难。在56G时代，即使不考虑主板走线，单纯由两端芯片的封装带来的损耗已经非常接近串行器和解串器(Serializer/Deserializer，SerDes)的驱动能力，因此必然需要引入前向纠错码(Forward ErrorCorrection，FEC)来对链路的损耗进行补偿，进而支持更大的链路损耗。但是，现有的技术方案中的FEC码字无法满足低时延和高增益的要求。

发明内容

本申请实施例提供一种编码方法及相关设备，通过FEC编码得到的FEC码字可以满足低时延和高增益的要求。

第一方面，本申请实施例提供了一种编码方法，包括：

首先接收长度为L的待编码的码块，其中，L为正整数；然后对待编码的码块进行编码得到前向纠错码FEC，其中，FEC码的有效信息长度K为L的最大质因数的整数倍，FEC码的总长度N为FEC码的纠错能力T的2倍与K之和。

实施本申请实施例，可以编码得到低开销的短码，满足低时延的要求，也可以编码得到纠错能力强的长码，满足高增益的要求。因此通过FEC编码得到的FEC码字可以满足低时延和高增益的要求。

在一种可能的设计中，FEC码中每个符号所包含的比特数为M，其中，M为满足(2^M-1)＝N的最小偶数。

在另一种可能的设计中，在基于128B/130B编码方式进行编码得到源码块之后，可以通过两条路径向下传输：第一条路径为非转码路径，直接将源码块传输到扰码器进行扰码；第二条路径为转码路径，对源码块进行转码得到待编码的码块，然后再进行扰码。其中，转码路径包括两条子路径，子路径1是128B/132B转码路径，子路径2为256B/257B或256B/258B转码路径。

在另一种可能的设计中，对源码块进行转码得到待编码的码块。

在另一种可能的设计中，转码器可以接收单个编码器输出的单个源码块进行转码，也可以接收多个不同编码器输出的多个源码块进行转码。

在另一种可能的设计中，在单个源码块上添加至少一个比特的同步头信息得到待编码的码块，同步头信息用于指示源码块的数据类型。通过在每帧源码块的前面添加额外至少一个比特的帧头保护，从而有效降低帧头出错的概率。

在另一种可能的设计中，删除多个源码块中每个源码块的同步头数据得到剩余有效信息；将所述多个源码块中的所述剩余有效信息组合生成所述待编码的码块。