[发明专利]静态随机存取存储器的控制电路

说明书

提供用于静态随机存取存储器装置的字线脉宽控制的装置。预解码器电路内的反相器接收具有时控地址的第一输入。所述反相器基于所述时控地址而确定输出。基于所述输出而修改所述静态随机存取存储器装置的解码器驱动器电路的电负载。对耦合在共同节点处的晶体管提供电流。所述晶体管被配置成电耦合所述静态随机存取存储器装置内的所述解码器驱动器电路的多个晶体管。

技术领域

本公开中所描述的技术大体上涉及静态随机存取存储器，且更具体地说，涉及静态随机存取存储器的控制电路。

背景技术

静态随机存取存储器(Static random access memory,SRAM)装置广泛用于其中需要高速和低功耗的电子应用。SRAM装置通常由使用晶体管实施的一或多个SRAM单元组成。

发明内容

本发明的实施例提供一种静态随机存取存储器装置的控制电路，其特征在于，包括：包括栅极和源极/漏极端子的第一晶体管；包括耦合到所述第一晶体管的所述栅极的输入节点及输出节点的反相器；以及包括栅极和源极/漏极端子的第二晶体管，所述第二晶体管的所述栅极耦合到所述反相器的所述输出节点，且所述第二晶体管的所述源极/漏极端子耦合到所述第一晶体管的所述源极/漏极端子。

附图说明

当结合附图阅读时，根据以下详细描述最好地理解本公开的各方面。应注意，根据行业中的标准惯例，各种特征未按比例绘制。事实上，为了论述的清晰性起见，可任意增加或减小各种特征的尺寸。

图1描绘根据一些实施例的SRAM解码装置的实例图。

图2描绘根据一些实施例的图1所示的SRAM装置的WL解码方案的实例图。

图3描绘根据一些实施例的如图2所示的预设控制电路的实例图。

图4A到图4C描绘根据一些实施例的图3中所示的SRAM装置的实例电压输出图形。

图5A描绘在不包含预设控制电路的情况下图2所示的WL解码方案的实例性能数据曲线。

图5B描绘在包含如图3中所说明的预设控制电路的情况下图2所示的WL解码方案的实例性能数据曲线。

图6描绘根据一些实施例的用于控制图3中所示的SRAM装置的字线脉宽的实例流程图。

附图标号说明

100：SRAM解码逻辑；

110：WL解码器驱动器电路；

114：共同节点；

120：WL预解码器电路；

122：解码器；

124：WL；

130：WL解码控制电路；

140：存储阵列；

142：位线预充电电路；

200：WL解码方案；

210：共同NMOS晶体管；

212、214和216：PMOS晶体管；

213、215：NMOS晶体管；

230：预设控制电路；

300：WL解码控制电路的实例图；

310：反相器；

320：NMOS晶体管；

400、410和420：曲线；

500、510：性能数据曲线；