[发明专利]一种SoC系统复位期间锁相环稳定时钟输出电路

说明书

本发明一种SoC系统复位期间锁相环稳定时钟输出电路，包括复位预处理模块、锁相环和时钟生成模块；所述复位预处理模块的输入端连接复位输入和时钟输入，输出端输出预处理后复位信号；锁相环的输入端连接预处理后复位信号、时钟输入和配置输入，输出端输出锁定指示信号和锁相环时钟输出；时钟生成模块的输入端连接锁定指示信号、锁相环时钟输出和预处理后复位信号，输出端输出时钟输出。使有锁定指示锁相环输出时钟和相应的锁定指示信号，无锁定指示锁相环输出时钟，并产生相应锁定指示信号，在SoC系统复位期间完成锁相环稳定完整时钟的输出，在满足SoC功能需求的情况下，进一步保证了SoC设计功能的正确性和可靠性。

技术领域

本发明涉及一种SoC系统的时钟输出电路，具体为一种SoC系统复位期间锁相环稳定时钟输出电路。

背景技术

随着工艺技术的不断发展，对SoC的频率要求越来越高，锁相环已在SoC设计中得到了广泛应用。锁相环一般可分为无锁定指示锁相环和有锁定指示锁相环。对于无锁定指示锁相环的应用，如中国专利CN103986460，名称为一种使用无锁定指示锁相环的SoC片内时钟生成电路，通过外部增加开销较小的锁定电路来实现锁定指示及稳定时钟输出；对于有锁定指示锁相环的应用，如中国专利CN103051333，名称为一种快速锁定的锁相环，通过对数字信号的电路部分引入相位翻转进行数字方式的相位调整，减少锁相环锁相时间。在SoC中对锁相环的使用，需保证时钟的完整性和稳定性，为此电路设计中一般都是系统复位后才产生系统稳定时钟。

根据功能任务需求，需要在SoC系统复位期间使用锁相环输出的完整稳定时钟，以使用该时钟完成特定的功能。电路设计中如何在SoC系统复位期间产生锁相环完整稳定时钟，是SoC设计中必须要解决的问题，经检索相关文献和专利，尚未发现有解决该问题的电路及方法。

发明内容

针对现有技术中存在的问题，本发明提供一种SoC系统复位期间锁相环稳定时钟输出电路，能够在SoC系统复位期间内生成锁相环稳定完整时钟，适用于使用无锁定指示锁相环或使用需复位控制的有锁定指示锁相环。

本发明是通过以下技术方案来实现：

一种SoC系统复位期间锁相环稳定时钟输出电路，包括复位预处理模块、锁相环和时钟生成模块；

所述复位预处理模块的输入端连接复位输入和时钟输入，输出端输出预处理后复位信号；

所述锁相环的输入端连接预处理后复位信号、时钟输入和配置输入，输出端输出锁定指示信号和锁相环时钟输出；

所述时钟生成模块的输入端连接锁定指示信号、锁相环时钟输出和预处理后复位信号，输出端输出时钟输出。

优选的，所述的锁相环为有锁定指示锁相环；有锁定指示锁相环的输入信号为预处理后复位信号、时钟输入和用于配置锁相环的配置输入，输出信号为锁相环时钟输出和锁定指示信号。

优选的，所述的锁相环包括无锁定指示锁相环和锁定指示模块；无锁定指示锁相环的输入信号为预处理后复位信号、时钟输入和配置输入，输出信号为锁相环时钟输出；锁定指示模块的输入信号为预处理后复位信号和时钟输入，输出信号为锁定指示信号。

优选的，当复位信号中复位有效值为低时，复位预处理模块包括N级输入寄存器、输出寄存器、或门和同或门，其中N≥3；

复位输入RST连接一级输入寄存器的D端，一级输入寄存器的Q端连接至二级输入寄存器的D端，(N-1)级输入寄存器的Q端连接至N级输入寄存器的D端；

N级输入寄存器的Q端和二级输入寄存器的Q端作为或门的输入，二级输入寄存器的Q端和或门的输出信号作为同或门的输入，同或门的输出连接至输出寄存器的D端，输出寄存器的Q端作为输出，输出预处理后复位信号rst_chuli。

优选的，预处理后复位信号rst_chuli产生时钟周期个数为(N-2)的低电平脉冲。