[发明专利]一种面向片上网络的步到步纠错路由器

说明书

本发明涉及片上网络可靠性设计，提出了一种高可靠性的片上网络路由器。数据包中包含纠错编码，在每个路由器中对其进行纠错，实现了高可靠性的步到步纠错。本发明把纠错编码的解码器拆分成两部分，嵌入新增的数据流水线中，这种方法在保证高可靠性的同时，消除了纠错专用的一个时钟周期。路由器的数据流水线和控制流水线有相同的深度，可到达完全重叠的流水线执行，降低平均包延迟的同时增加了片上网络的吞吐率。

技术领域

本发明涉及片上网络路由器的可靠性问题。

背景技术

随着集成电路工艺的不断进步，电路对温度、电压和工艺等变量变得愈发敏感。这些变量让电路变得更加不可预测，同时导致很多可靠性问题。片上网络(Network-on-Chip)作为多核系统的重要组成部分，提升其可靠性是一个亟待解决的问题。

片上网络是一种用于多核芯片的数据传输结构。由于可以提供大带宽和高扩展性， 片上网络被广泛应用于多核及众核片上系统中。路由器(Router)是片上网络的重要组成部 分，其功能是数据的转发。为了提高片上网络的可靠性，路由器的容错设计是必须的。

对路由器的容错设计一般分为时间冗余、空间冗余和信息冗余。其中信息冗余使用 纠错编码(Error Correction Code)来保护被传输的数据。而纠错编码的使用又分为端到端 (End-to-End)和步到步(Hop-to-Hop)。端到端方法只在目的地进行纠错，纠错能力弱，但 硬件开销和传输延迟都较小；步到步的方法在数据经过的每一个路由器都进行纠错，有很强 的纠错能力，但同时具有较大的硬件开销和传输延迟。

发明内容

步到步的纠错方法有较强的容错能力，但其增加了传输延迟。本发明提出了一种步 到步纠错的容错路由器路由器，在保证高容错性能的情况下，降低了传输延迟，增加了片上 网络的吞吐率。为了达到低延迟，本路由器将路由信息的纠错和路由计算放在同一个周期执 行，这消除了传统设计中为专门用于纠错的一个周期。对于负载信息的纠错，本路由器在数 据通路上插入额外的流水线，同时将高延时的负载纠错单元放在插入的流水线中。此设计在 得到负载纠错能力的同时，填补了传统设计中的流水线气泡，提升了传输延迟和吞吐率。

本容错路由器中，纠错编码的编码方式如图1所示，其特点是使用强度不同的编码对 不同的数据进行保护。头微片中的路由信息比特数比较少，其作用是指导数据包在网络中的 传输方向，错误的路由信息会导致数据包传输方向错误，甚至导致死锁。所以本方案中使用 保护位数少但纠错能力强的编码方式保护路由信息。当数据包在网络中传输时，负载数据和 头微片中的其他数据是不被使用的，并且这些数据的比特数多，所以使用保护位数多但纠错 能力稍弱的编码来保护这些数据。

本容错路由器的结构框图如图2所示。采用经典的四级流水线路由器结构。可以看到， 路由器中的数据流分为两条，一条是左边的数据通路，另一条是右边的控制通路。控制通路 最终控制交换单元，将数据通路上的数据发往不同的输出寄存器。由于负载纠错单元的电路 延时比较高，本设计中将其拆分成串行的两部分，以提高时钟频率。

第一级流水线为“路由”，数据通路上，微片进过负载纠错单元的第一部分；控制通路上，路由信息经过纠错后被送往路由计算单元，保证了路由结果的正确性，避免将数据包送往错误的方向以及死锁的发生。第二级流水线为“绑定”，数据通路上，负载纠错的第二部分被执行，其输出的数据即为纠错过后的数据；控制通路上，端口绑定单元为各个输入输出端口进行一对一的绑定。第二级流水线的结果包括被纠错的微片数据，以及由纠错后的路 由信息得到的绑定结果。第三级流水线为“交换”，使用第二级流水线的结果，交换单元将 输入的数据发送到其对应的输出寄存器上。第四级流水线为“链路传输”，其作用是将输出 寄存器里的数据发往下一级流水线。