[发明专利]串联锁相环时钟边沿触发的时钟分相法

权利要求书

1.串联锁相环时钟边沿触发的时钟分相法，其特征在于，具体过程为：

步骤1、将时钟信号100MHz输入到一个锁相环的输入端；

步骤2、将时钟信号100MHz倍频到200MHz，将输入时钟的高电平段进行八次移相，移相角度CLK[0]～CLK[7]分别设定为0°、22.5°、45°、66.5°、90°、112.5°、135°、157.5°；

步骤3、将时钟信号100MHz输入到另一个锁相环的输入端；

步骤4、将时钟信号100MHz倍频到200MHz，将输入时钟的高电平段进行八次移相，移相角度CLK[8]～CLK[15]分别设定为11.25°、33.75°、56.25°、78.75°、101.25°、123.75°、146.25°、168.75°；

步骤5、将两个串联锁相环倍频移相后的十六路时钟信号的边沿作为三十二个触发信号；

步骤6、将被测信号进行时钟同步处理；

步骤7、对时钟信号和被测信号的每条传输路径分别进行时序约束；

步骤8、判断在三十二个触发时刻的被测信号电平Count[0]～Count[29]是0还是1，将Count[0]～Count[29]中出现0→1跳变和1→0跳变的位置提取出来；

步骤9、用event_up_reg[n]记录被测信号上升沿检测函数event_up[n]的上升沿和下降沿，用event_down_reg[n]记录被测信号下降沿检测函数event_down[n]的上升沿和下降沿，

当被测信号上升沿检测函数event_up[n]检测到出现上升沿时，event_up_reg[n]输出高电平，

当被测信号下降沿检测函数event_down[n]检测到出现上升沿时，event_down_reg[n]输出高电平，

当被测信号上升沿检测函数event_up[n]检测到出现下降沿时，event_up_reg[n]输出低电平，

当被测信号下降沿检测函数event_down[n]检测到出现下降沿时，event_down_reg[n]输出低电平；

其中，n＝0,1,…,29；

步骤10、两个串联锁相环相对应的输出CLK[n]和CLK[n+8]之间均相差11.25°，则根据两个串联锁相环的测量结果获取被测信号上升沿或下降沿在一个时钟周期200MHz内的相对位置，完成时钟分相。

2.根据权利要求1所述的串联锁相环时钟边沿触发的时钟分相法，其特征在于，步骤5所述的十六路时钟信号的边沿包括十六路时钟信号的上升沿和下降沿。