[发明专利]一种新型信号下降沿边沿检测电路有效
| 申请号： | 201810529067.2 | 申请日： | 2018-05-29 |
| 公开（公告）号： | CN109004920B | 公开（公告）日： | 2023-08-15 |
| 发明（设计）人： | 李富华;戴晶星;吴庆 | 申请（专利权）人： | 苏州大学 |
| 主分类号： | H03K5/1534 | 分类号： | H03K5/1534;H03K5/135 |
| 代理公司： | 江苏昆成律师事务所 32281 | 代理人： | 刘尚轲 |
| 地址： | 215000 *** | 国省代码： | 江苏;32 |
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| 摘要： | |||
| 搜索关键词： | 一种 新型 信号 下降 沿边 检测 电路 | ||
1.一种新型信号下降沿边沿检测电路，其包括数据脉冲信号输入端PLUS_in、五个D锁存器DLATCH、三个与非门、两个反向器(3)和一对高频反相检测时钟信号Q2和Q4，其中，所述的五个D锁存器分别为第一D锁存器DLATCH1、第二D锁存器DLATCH2、第三D锁存器DLATCH3、第四D锁存器DLATCH4和第五D锁存器DLATCH5，所述的三个与非门分别为第一与非门(4)、第二与非门(5)和第三与非门(6)，其特征在于：第一D锁存器DLATCHI的使能端EN与高频检测时钟信号Q2相连，第一D锁存器DLATCH1的D端与数据脉冲信号的输入端PLUS_in相连，第一D锁存器DLATCH1的Q端与第二D锁存器DLATCH2的D端相连，第二D锁存器DLATCH2的使能端EN与高频检测时钟信号Q4相连；第三D锁存器DLATCH3的使能端EN与高频检测时钟信号Q4相连，第三D锁存器DLATCH3的D端与数据脉冲信号的输入端PLUS_in相连，第三D锁存器DLATCH3的Q端与第四D锁存器DLATCH4的D端相连,第四D锁存器DLATCH4的使能端EN与高频检测时钟信号Q2相连，第四D锁存器DLATCH4的Q端与第五D锁存器DLATCH5的D端相连，第五D锁存器DLATCH5的使能端EN与高频检测时钟信号Q4相连；第二D锁存器DLATCH2的Q端与第一与非门(4)的两个输入端中的第一个输入端A相连，第三D锁存器DLATCH3的Q端通过一个反向器(3)后与第一与非门(4)的两个输入端中的第二个输入端B相连；第二D锁存器DLATCH2的Qc端与第二与非门(5)的两个输入端中的第一个输入端A相连，第五D锁存器DLATCH5的Q端与第二与非门(5)的两个输入端中的第二个输入端B相连；第一与非门(4)的输出端与第三与非门的第一个输入端A相连，第二与非门(5)的输出端与第三与非门的第二个输入端B相连，第三与非门的输出端与一个反向器(3)相连，然后输出数据脉冲信号输入端PLUS_in的边沿检测结果PLUS_out；且第一与非门(4)的两个输入端均预设为低电平，第二与非门(4)的两个输入端均预设为低电平，输出数据脉冲信号输入端PLUS_in的边沿检测结果PLUS_out预设为高电平。
2.如权利要求1所述的新型信号下降沿边沿检测电路，其特征在于：检测时钟信号Q4预设为高电平，检测时钟信号Q2预设为低电平。
3.如权利要求1所述的新型信号下降沿边沿检测电路，其特征在于：高频反相检测时钟信号Q2和Q4的频率≥数据脉冲信号输入端PLUS_in的频率的1.5倍。
4.如权利要求1所述的新型信号下降沿边沿检测电路，其特征在于：数据脉冲信号输入端PLUS_in的信号为时钟信号。
5.如权利要求1所述的新型信号下降沿边沿检测电路，其特征在于：所述的五个D锁存器DLATCH均包含有复位端CLR,用于出错时将五个D锁存器DLATCH中的数据清零。
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