[发明专利]一种新型信号上升沿边沿检测电路

说明书

为了解决待检测的数据脉冲信号的频率大于等于时钟频率的二分频时，传统的双触发器边沿检测电路的结构无法检测或者会漏检测数据脉冲信号的沿的变化的问题，本发明提出一种新型信号上升沿边沿检测电路，其不采用触发器DFF，而是采用锁存器Dlatch构成边沿检测电路，其能够检测更加接近时钟频率的待测数据脉冲信号的边沿变化，且能够改善传统的双边沿检测电路的器件延时情况。

技术领域

本发明属于数字集成电路设计领域，较为具体的，涉及到一种新型信号上升沿边沿检测电路。

背景技术

在数字集成电路设计中，边沿检测电路是一种基本电路，在各种数字系统中都被广泛使用。

简单来说，如果前一个时钟状态的信号为低电平，后一个时钟状态的信号为高电平，则为信号上升沿；如果前一个时钟状态的信号为高电平，后一个时钟状态的信号为低电平，则为信号下降沿。如图1所示，为传统的双触发器边沿检测电路的结构，其由第一触发器DFF1、第二触发器DFF2串联，且分别将第一触发器DFF1的输出信号，以及第二触发器DFF2的输出信号经过一个反向器3转换后作为输入信号输入到第一个与门1，同时将第一触发器DFF1的输出信号经过一个反向器3转换、以及第二触发器DFF2的输出信号作为输入信号输入到第二个与门2。当时钟信号(CLK)处于上升沿时，数据脉冲信号(PLUS)会传送到第一个触发器DFF1中，同时，第一个触发器DFF1中的信号会传送到第二个触发器DFF2中，第一个与门1与第二个与门2会根据触发器DFF1和DFF2的输出信号来输出相应的逻辑信号。当数据脉冲信号(PLUS)的信号连续，且保持相同，则时钟信号(CLK)处于上升沿时，第一个触发器DFF1和第二个触发器DFF2中锁存的数据信号相同，而第一触发器DFF1的输出信号经过一个反向器3转换后作为输入端传送到第一个与门1，第二触发器DFF2的输出信号经过一个反向器3转换后作为输入端传送到第二个与门2，这就使得第一个与门1的两个信号输入端的信号始终不同，同时第二个与门2的两个信号输入端的信号始终不同，而数据脉冲信号(PLUS)要么为高电平，也就是1；要么为低电平，也就是0，而与门只要输入信号中含有0，则输出信号一定为0，综上，也就是说，只要数据脉冲信号(PLUS)没有发生沿的变化，则第一触发器DFF1和第二触发器DFF2中的数据信号始终相同，则第一个与门1与第二个与门2输出的信号也始终为0。当数据脉冲信号(PLUS)的连续两个信号不同时，则经过两个时钟信号(CLK)的上升沿时，则两个连续的数据脉冲信号(PLUS)将会分别进入到第二个触发器DFF2和第一个触发器DFF1中，则使得第一个触发器DFF1和第二个触发器DFF2中锁存的数据信号不同。

在时钟信号(CLK)的上升沿，当数据脉冲信号(PLUS)为上升沿时，第二触发器DFF2中锁存的电平为低电平，也就是0；第一触发器DFF1中锁存的电平为高电平，也就是1,则输入到第一个与门1的信号分别为1和1，那么第一个与门1的输出信号为1；输入到第二个与门2的信号分别为0和0，则第二个与门2的输出信号为0。在时钟信号(CLK)的上升沿，当数据脉冲信号(PLUS)为下降沿时，第二个触发器DFF2中锁存的电平为高电平，也就是0；第一触发器DFF1中锁存的电平为低电平，也就是0，则输入到第一个与门1的信号为0和0，那么第一个与门1的输出信号为0；输入到第二个与门2的信号分别为1和1，则第二个与门2的输出信号为1。由此可以根据第一个与门1和第二个与门2的信号输出状态来确定数据脉冲信号(PLUS)是处于上升沿还是下降沿，这就是传统的双触发器边沿检测电路的工作原理。