[发明专利]延迟锁相环电路

权利要求书

1.一种延迟锁相环电路，其特征在于，包括：一压控延迟线电路，所述压控延迟线电路包括N级级联的压控延迟线单元，其中N≥2，每一所述压控延迟线单元包括两个串联的第一延迟单元和第二延迟单元，所述第一延迟单元和第二延迟单元均包括一延迟时间控制单元，所述延迟时间控制单元包括至少一开关电容单元，所述开关电容单元中的开关管接收一电压控制信号。

2.根据权利要求1所述的延迟锁相环电路，其特征在于，所述第一延迟单元包括一第一延迟时间控制单元，所述第一延迟时间控制单元包括一第一开关电容单元和一第二开关电容单元，所述第一开关电容单元包括第一NMOS管和第二NMOS管，所述第二开关电容单元包括第三NMOS管和第一PMOS管，所述第三NMOS管的源极连接所述第一NMOS管的漏极，所述第三NMOS管的漏极接所述第一PMOS管的栅极，所述第一PMOS管的源极与漏极连接，所述第一NMOS管的源极接所述第二NMOS管的栅极，所述第二NMOS管的源极与漏极连接，所述第一NMOS管和所述第三NMOS管的栅极接收所述电压控制信号。

3.根据权利要求2所述的延迟锁相环电路，其特征在于，所述第一延迟单元还包括一第一反相器，所述第一反相器包括第二PMOS管和第四NMOS管，所述第二PMOS管的漏极连接所述第四NMOS管的漏极，所述第二PMOS管的栅极和所述第四NMOS管的栅极连接以接收一方波输入信号，构成一所述压控延迟线单元的输入端，所述第二PMOS管的源极连接一直流母线，所述第四NMOS管的源极连接一接地端，所述第二PMOS管与所述第四NMOS管的共节点连接所述第三NMOS管与所述第一NMOS管的共节点。

4.根据权利要求3所述的延迟锁相环电路，其特征在于，所述第一PMOS管的源极与漏极连接所述直流母线，所述第二NMOS管的源极与漏极连接所述接地端。

5.根据权利要求3所述的延迟锁相环电路，其特征在于，所述第二延迟单元包括一第二反相器和一第二延迟时间控制单元，所述第二反相器包括第三PMOS管和第五NMOS管，所述第三PMOS管的漏极连接所述第五NMOS管的漏极，所述第三PMOS管的栅极和所述第五NMOS管的栅极连接所述第三NMOS管与所述第一NMOS管的共节点，所述第三PMOS管的源极连接所述直流母线，所述第五NMOS管的源极连接所述接地端；所述第二延迟时间控制单元包括一第三开关电容单元和一第四开关电容单元，所述第三开关电容单元包括第六NMOS管和第七NMOS管，所述第四开关电容单元包括第八NMOS管和第四PMOS管，所述第八NMOS管的源极连接所述第六NMOS管的漏极，所述第八NMOS管与所述第六NMOS管的共节点连接所述第三PMOS管与所述第五NMOS管的共节点，所述第八NMOS管的漏极接所述第四PMOS管的栅极，所述第四PMOS管的源极与漏极连接，所述第六NMOS管的源极接所述第七NMOS管的栅极，所述第七NMOS管的源极与漏极连接，所述第六NMOS管和所述第八NMOS管的栅极接所述电压控制信号，所述第八NMOS管与所述第六NMOS管的共节点输出一单元时钟输出信号，构成一所述压控延迟线单元的输出端。

6.根据权利要求5所述的延迟锁相环电路，其特征在于，所述第四PMOS管的源极与漏极连接所述直流母线，所述第七NMOS管的源极与漏极连接所述接地端。